(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation НИИ, в большинстве случаев, задаются на том или ином языке описания схем: на языке ABEL, VHDL или Veriiog Затем компилятор этого языка выполняет работу, эквивалентную применению наших методов синтеза, и реализует требуемый автомат в ПЛУ, в ИС типа CPLD и FPGA, в специализированной ИС или в каком-то другом устройстве. В этой главе мы рассмотрим примеры проектирования конечных автоматов и других последовательностных схем с помощью двух различных языков описания схем. В первом парафафе приводятся примеры на языке ABEL, имея в виду реализацию разрабатываемых усфойств в небольших ПЛУ. Некоторые из этих примеров служат иллюстрацией того, как надо проводить разбиение системы на части, когда устройство в целом нельзя поместить в одной интефальной схеме. Во втором парафафе разбираются примеры на языке VHDL, которые можно реализовать почти в любой ИС, выполненной по той или иной технологии. Как и в случае главы 6, чтение данной главы предполагает знакомство с материалом, содержащимся только в предыдущих главах. Два парафафа этой главы написаны так, чтобы быть практически независимыми один от другого, а остающаяся часть этой книги не фебует чтения данной главы сейчас; вы можете вернуться к ней позднее. 9.1. Примеры проектирования на языке ABEL в парафафе 7.4 мы построили несколько простых конечных автоматов путем перевода их словесных описаний в таблицы состояний, выбора способа кодирования состояний и последующего синтеза соответствующих схем. Один из этих примеров был повторен на языке ABEL в расчете на реализацию в ПЛУ (см. табл. 7.27 и 7.31). Такого рода проекты значительно легче осуществлять с применением языка ABEL и реализовать их в ПЛУ по двум причинам: Вам нет необходимости особенно беспокоиться по поводу сложности результирующих уравнений возбуждения, пока разрабатываемое усфойство помещается в выбранном ПЛУ. Вы имеете возможность воспользоваться особенностями языка ABEL, чтобы представить проект в более ясной и понятной форме. Прежде чем обратиться к дальнейшим примерам, давайте рассмофим временные характеристики конечных автоматов, посфоенных на основе ПЛУ, и соображения, касающиеся их компоновки. 9.1.1. Временные характеристики и компоновка конечных автоматов на основе ПЛУ На рис. 9.1 показано, как можно было бы воспользоваться профаммируемым логическим устройством общего вида с комбинационными и регистровыми выходами для посфоения конечного автомата. Временнь/е парамефы t и tp были введены в разделе 8.3.3: - задержка от тактового входа до выхода, а t - задержка прохождения сигнала через мафицу И-ИЛИ. CLOCK- внешние входы матрица И-ИЛИ > Q D Q > Q > Q D Q Ь О переменные состояния выходы типа Мили выходы типа Мура ч конвейерные выходы Рис.9.1. Структура и временные параметры ПЛУ, используемого в качестве конечного автомата Переменные состояния, естественно, отнесены к регистровым выходам; их значения устанавливаются спустя время t после нарастающего фронта сигнаЛа CLOCK. Выходы типа Мили - это комбинационные выходы; сигналы на выходах типа Мили принимают установившиеся значения спустя время t после любого изменения относящихся к ним входных сигналов. Сигналы на выходах типа Мили могут принимать новые значения также в том случае, когда изменяется состояние; момент, когда эти значения можно считать установившимися, наступает спустя время t + после нарастающего фронта сигнала CLOCK. Сигнал на выходе типа Мура, по определению, является комбинационной логической функцией текущего состояния, поэтому он также устанавливается к моменту времени t + tp после прохождения переключающего фронта в сигнале CLOCK. Таким образом, при реализации конечного автомата в ПЛУ выходы Мура не имеют никаких преимуществ по сравнению с выходами Мили в отношении быстродействия. Для уменьшения задержки распространения мы ввели в разделе 7.3.2 конвейерные выходы, а в разделе 7.1L5 воспользовались ими. При реализации конечного автомата в ПЛУ сигналы на эти выходы поступают непосредственно с триггеров, и их задержка, таким образом, составляет всего лишь t по отношению к тактовому как обойтись без головной боли при разбиении При размещении усфОйства в нескольких ПЛУ часто приходится идти путем проб и ошибок. Этого можно избежать, применяя современные профаммные средства проектирования цифровых систем на основе ПЛУ. Чтобы воспользоваться ими, разработчик вюдит уравнения и описание проектируемого конечного автомата без конкретизации того, в каких микросхемах должно быть реализовано это усфОйство, и без назначения выводов. Так называемая программа разбиения (partidoner) пытается поместить усфойство в возможно меньшем числе интефальных схем из указанного семейства, одновременно минимизируя число выводов, используемых для соединения этих ИС между собой. Процедура разбиения может быть полностью автоматизированной, либо осуществляться при частичном конфоле со стороны пользователя или под его управлением. При проектировании на ИС ббльших размеров типа CPLD и FPGA их внутренние архитектурные офаничения могут вызывать головную боль, если рядом нет специалиста по профаммным средствам. Разработчик исходит из необходимого числа входов и выходов, нужного объема комбинационной логики и фебований, предъявляемых к фиггерам, и ему кажется, что усфойство помещается в одной ИС типа CPLD или FPGA. Но оказывается, что проект все же должен быть разбит на несколько ПЛУ или логических блоков внуфи ИС ббльших размеров, функции каждого из которых Офаничены. Может случиться, например, что выходной сигнал, для формирования которого фебуется большое число термов-произведений, необходимо отвести от других выходных сигналов, располагающихся физически рядом. В свою очередь, от этого зависит, можно ли соседние выводы назначить теми или иными входами и выходами и сколько для них имеется термов-произведений. Указанные обстоятельства могут зафонуть также возможности обмена сигналами между соседними блоками и повлиять на задержки этих сигналов в худшем случае. Все такие офаничения могут быть учтены программой компоновки (fitter), в которой используется эвристический подход и находится наилучшее функциональное разбиение на блоки в пределах одной ИС типа CPLD или FPGA. Чаще всего профамма разбиения и профамма компоновки работают в среде проектирования совместно и в интерактивном взаимодействии с разработчиком; в результате находится приемлемая реализация с использованием нескольких ПЛУ и ИС типа CPLD и FPGA. сигналу. Но кроме меньшей задержки, конвейерные выходы гарантируют также отсутствие паразитных импульсов, что важно для целого ряда приложений. Возможность построения конечного автомата на основе ПЛУ часто бывает офаничена числом выводов для входов и выходов у одного ПЛУ Согласно модели, приведенной на рис. 9.1, на каждую переменную состояния, а также на каждый выход типа Мили и типа Мура требуется по одному выходному выводу ПЛУ. Например, для автомата, управляющего задними фонарями автомобиля марки Ford Thmiderbird (см. парафаф 7.5), фебуется фи регистровых выхода для переменных состояния и шесть комбинационных выходов для зажигания отдельных фонарей; это слишком много для большинства ПЛУ, которые мы рассмафивали, за исключением ИС 22 V10. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |