(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation type SIGNED IS array NATURAL range < >) STD LOGIC; type UNSIGNED IS array (NATURAL range < >) STD LOGIC; Отсюда видно, что оба типа определены как массивы элементов типа S TD LOGI С неопределенной длины и не отличаются от STD LOGIC VECTOR. Важно, что в пакете определены также новые функции сравнения, которые вызываются в тех случаях, когда один или оба операнда сравнения являются элементами одного из новых типов. Например, в пакете имеются восемь новых функций меньше со следуюшими комбинациями параметров: function < (L: UNSIGNED; R: UNSIGNED) return BOOLEAN; function < (L: SIGNED; R: SIGNED) return BOOLEAN; function < (L: UNSIGNED; R: SIGNED) return BOOLEAN; function < (L: SIGNED; R: UNSIGNED) return BOOLEAN; function < (L: UNSIGNED; R: INTEGER) return BOOLEAN; function < (L: INTEGER; R: UNSIGNED) return BOOLEAN; function < (L: SIGNED; R: INTEGER) return BOOLEAN; function < (L: INTEGER; R: SIGNED) return BOOLEAN; Таким образом, оператор < можно использовать в любой комбинации операндов SIGNED, UNSIGNED и INTEGER; компилятор выбирает ту функцию, типы параметров у которой соответствуют фактическим операндам. Каждая из функций в пакете определена так, чтобы все делать правильно , включая соответствующие расширения и преобразования, когда встречаются операнды разных размеров или типов. Аналогичные функции предусмотрены для пяти других операторов отношения: =, /=, <=, > и >=. Используя пакет IEEE std logic arith, можно писать профаммы подобно тому, как это сделано в табл. 5.51. В ней А, В, С и D являются 8-разрядными входными векторами трех различных типов. В сравнениях, включающих А, В и С, компилятор автоматически выбирает правильный вариант функции сравнения; например, для А<В он выбирает первую из приведенных выше функций < , потому что оба операнда принадлежат типу UNSIGNED. В сравнениях, включающих D, используются явные преобразования тигюв Предполагается, что разработчик хочет, чтобы этот конкретный массив типа STD LOGIC VECTOR интерпретировался как элемент типа UNSIGNED в одном случае и как SIGNED в другом. Здесь важно понимать, что в пакете std logic ar ith не делается никаких предположений относительно того, как должны интерпретироваться массивы типа STD LOGIC VECTOR; указать необходимое преобразование должен пользователь. В двух других пакетах std logic signedH std logic unsigned, приняты определенные предположения относительно массивов типа STD LOGIC VECTOR, и эти пакеты полезны в том случае, когда все элементы типа STD LOGIC VECTOR должны интерпретироваться одинаково. Каждый пакет содержит три варианта каждой из функций сравнения для того, чтобы при сравнении друг с другом или с целыми числами элементы типа STD LOGIC VECTOR интерпретировались как элементы типа SIGNED или элементы типа UNSIGNED соответственно. Табл. 5.51. Поведенческая VHDL-программа сравнения 8-разрядных целых чисел различных типов library IEEE; use IEEE.std logic.lle4 all. use IEEE.std.logic.arith.all; entity Tcompa is port ( A, B. in UNSIGNED (7 downto 0); C: m SIGNED (7 downto 0); D- m STD.LOGIC.VECTOR (7 downto 0); A LT.B, B.GE.C, A.EQ.C, C.NEG, D.BIG, D.NEG: out STD.LOGIC end vcompa, architecture vcompa.arch of vcompa is begin process (A, B, C, D) begin A.LT.B <= 0; B.GE.C <= 0; A.EQ.C <= 0; C.NEG <= 0, D.BIG <= 0; D.NEG <= 0; If A < В then A.LT.B <= 1; end if; If В >= с then B GE C <= 1; end if; if ft = С then A EQ C <= i; end if; If С < 0 then C.NEG <= 1; end if, if UNSIGNEDCD) > 200 then D.BIG <= 1; end if; If SIGNED(D) < 0 then D.NEG <= 1, end if; end process; end vcoispa.arch, Если в VHDL-программе имеется функция сравнения, то ее реализация в виде двухуровневой суммы произведений потребует столько же термов-произведений, сколько и в языке ABEL. Однако большинство VHDL-средств синтеза реализуют компаратор в виде итерационной схемы с гораздо меньшим числом вентилей, хотя и с большим числом уровней логики. Кроме того, лучшие профаммные средства синтеза обнаруживают возможность удаления целых схем компараторов. Например, в профамме, приведенной в табл. 5.50, каждый из выходов NE, GE и LE можно реализовать путем инвертирования выходов EQ, LT и ОТ соответственно, используя для этого всего лишь по одному инвертору. *5.10. Сумматоры, вычитающие устройства и АЛУ В цифровых системах сложение является самым распространенным арифметическим действием. Сумматор (adder) объединяет два арифметических операнда по правилам сложения, описанным в главе 2. Как было показано в параграфе 2.6, одни и те же правила сложения справедливы для чисел без знака и для чисел, представленных в дополнительном двоичном коде; поэтому в обоих случаях используются одни и те же сумматоры. Сумматор может вьшолнять вычитание путем сложения уменьшаемого и дополнения к вычитаемому (инвертированного вычитаемого); но можно построить и вычитающее устройство (subtractor), которое выполняет вычитание непосредственно. ИС средней степени интефации, выполняющие сложение, вычитание и другие действия в зависимости от кода one- рации на управляющих входах, называются арифметическо-логическими устройствами (АЛУ); они описаны в разделе 5.10.6. *5.10.1. Полусумматоры и полные сумматоры Простейщий сумматор, называемый полусумматором {half adder), складывает два 1 -разрядных операнда X и Y, образуя 2-разрядную сумму. Сумма может принимать значения от О до 2, требуя для своего представления двух битов. Младщий бит суммы можно назвать полусуммой HS, а старший бит- переносом СО (в старший разряд). Для величин HS и СО можно записать следующие выражения: HS = xev = XY + XY СО = XY Чтобы сложить операнды с большим числом двоичных разрядов, необходимо обеспечить перенос между разрядами. Стандартный блок, применяемый для этой операции, называется полным сумматором {full adder). Помимо входов для битов слагаемых X и Y, у полного сумматора есть вход для бита переноса С1N. Сумма трех входных битов может принимать значения от О до 3; для ее представления по-прежнему достаточно двух выходных битов S и COUT, значения которых определяются следующими соотношениями: S = xeYeciN = XYCIN+XYCIN+XYCIN+XYCIN COUT = XY + XCIN+YCIN Здесь S = 1, если на нечетном числе входов присутствуют единицы, а COUT = 1, если единицы имеются на двух или большем числе входов. Эти соотношения представляют ту же самую операцию, которая определяется таблицей двоичного сложения (табл. 2.3). Одна из возможных схем, реализующих соотношения, которыми описывается полный сумматор, приведена на рис. 5.86(a). Соответствующее условное обозначение дано на рис. 5.86(b). Иногда для более аккуратного изображения схем с последовательно включенными полными сумматорами их обозначают так, как показано на рис. 5.86(c); именно такое обозначение применено в следующем разделе. *5.10.2. Сумматоры со сквозным переносом Два и-разрядных двоичных слова можно сложить с помощью сумматора со сквозным переносом {ripple adder), состоящего из и последовательно включенных полных сумматоров, каждый из которых оперирует с одним битом. На рис. 5.87 показана схема 4-разрядного сумматора со сквозным переносом. На входе переноса младшего разряда (с) обычно устанавливается О, а выход переноса каждого из полных сумматоров соединен со входом переноса полного сумматора в следующем разряде. Согласно определению, данному в разделе 5.9.2, сумматор со сквозным переносом является классическим примером итерационной схемы. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |