(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation 4.7. Язык описания схем VHDL 331 architecture Inhibit archf of Inhibit is function ButNot (A, B: bit) return bit is begin if В ~ 0 then return A; else return 0; end if; end ButSot; Табл. 4.36. Программа для функции запрета на языке VHDL begin Z <= ButNot(X,Y); end Inhibit archf; Табл. 4.37. Определения в стандарте IEEE 1164, относящиеся к операции and над величинами типа std logic SUBTYPE UXOl IS resolved std ulogic RANGE U TO Ч; - CU,X,0, Ч) TYPE stdlogic table IS ARRAY(std ulogic, std ulogic) OF std ulogic; - truth table for and function CONSTANT and table : stdlogic table := (
FUNCTION and ( L : std.ulogic; R ; std ulogic ) RETURN UXOl IS BEGIN RETUIUr <and table(L, R)); END and ; Переменные данной функции могут быть величинами типа std ulogic или его подтипа std logic. Другой подтип UXO1, по определению, должен быть использован в качестве типа возвращаемого функцией результата; даже если один из операндов в операции and имеет неяогическое значение (Z, W и т д.), то результатом обращения к функции будет только одно из четырех возможных значений. Тип stdlogic table задает двумерный массив 9x9, индексами которого является пара величин типа std ulogic. Элементы таблицы and table расположены так, что при значениях любого из индексов О или L (слабый О) элемент равен С Значение 1 извлекается только тогда, когда оба индекса равны 1 или Н (слабая 1). В щтт-ном случае результат операции равен U или X. Двойные кавычки у имени функции в самом определении функции указывают на перегрузку оператора. Исполняемая часть функции состоит всего лишь из одного оператора, который возвращает элемент таблицы, выбранный по двум переменным L и R функции and . Из-за требований языка VHDL строго следовать типам, часто бывает необходимо преобразовать сигнал одного типа в сигнал другого типа; пакет IEEE 1164 содержит несколько функций преобразования: например, переход от типа BIT к типу STD LOGIC и наоборот. Величину типа STD LOGIC VECTOR обычно нужно преобразовать в соответствующее целое число. В стандарте IEEE 1164 нет такой функции преобразования, поскольку разным разработчикам могут понадобиться различные представления чисел, например, со знаком или без знака. Однако можно самим задать свое собственное преобразование так, как это сделано в табл. 4.38. Табл. 4.38. Функция преобразования типа std L0GIC VECT0R в тип integer на языке VHDL function CONV.INTEGER (X: STD LOGIC VECTOR) return INTEGER is variable RESULT: INTEGER; begin RESULT := 0; for i in Xrange loop RESULT := RESULT * 2; case X(i) is when 0 I L => null; when 1 I H- => RESULT := RESULT + 1; when others => null; end case; end loop; return RESULT; end CONV INTEGER; В функции CONV INTEGER применен простой итеративный алгоритм, эквивалентный приведенной в параграфе 2.3 формуле представления числа в виде поочередных вложений. Мы отложим описание используемых здесь операторов FOR, CASE и WHEN до раздела 4.7.8, сосредоточив внимание на основной идее. Оператор null (null statement) совсем прост: он означает ничего не делать . Пределы выполнения цикла FOR определяются параметром Xrange , где одиночная кавычка после имени сигнала означает атрибут attribute ), а range - встроенный идентификатор атрибута, который применяется только по отношению к массивам и означает перебрать все значения индекса данного массива слева направо . Можно осуществить преобразование и в обратном направлении, то есть перейти от целого числа к величине типа STD LOGIC VECTOR, как показано в табл. 4.39. В этом случае необходимо задать не только преобразуемое целое (ARG), но также и желаемое число разрядов (SIZ Е) в результате преобразования. Обратите внимание, что в данной функции объявлена локальная переменная result типа STD LOGIC VECTOR С интервалом, в пределах которого изменяется индекс, зависящим от значения SIZ Е. По этой причине параметр SIZE должен быть константой или какой-то другой величиной, которая известна к моменту компиляции функции CONV STD LOGIC VECTOR. В этой функции реализуется алгоритм последовательного деления, также описанный в параграфе 2.3. Табл. 4.39. Функция преобразования типа integer в тип std logic vector на языке VHDL function CONV STD LOGIC VECTOR(ARG: INTEGER; SIZE: INTEGER) return STD LOGIC VECTOR is variable result: STD LOGIC VECTOR (SIZE-1 downto 0); variable temp: integer; begin temp := ARG; for i in 0 to SIZE-1 loop if (temp mod 2) = 1 then result(i) := Г; else result(i) := 0; end if; temp := temp / 2; end loop; return result; end; Процедура {procedure) в языке VHDL похожа на функцию за исключением того, что она не возвращает результат. Если обращение к функции может играть роль выражения, то вызов процедуры можно использовать в качестве оператора. В языке VHDL допускается задание аргументам процедур типа out или типа inout, что фактически и делает возможным возвращение процедурой результата. Мы не будем пользоваться процедурами в нащей книге и поэтому не станем рассматривать их подробнее. 4.7.5. Библиотеки и пакеты УШИ-библиотека {library) - это место, где компилятор VHDL хранит информацию об отдельном варианте проекта, включая промежуточные файлы, используемые при анализе, моделировании и синтезе в рамках данной разработки. Место библиотеки в файловой системе компьютера зависит от реализации. Для очередного VHDL-проекта компилятор автоматически создает библиотеку под именем work и использует ее. У законченного VHDL-проекта обычно бывает много файлов, каждый из которых содержит различные компоненты проекта, включая объекты и архитектуры. Анализируя отдельные файлы, компилятор помещает результаты в библиотеку work , а также ищет в этой библиотеке необходимые определения, например, другие объекты. С учетом этого большой проект можно разбить на несколько файлов; компилятор найдет все, что нужно, по внешним указателям. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |