(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation Табл. 4.47. VHDL-объект и его архитектура для шинного инвертора с произвольной разрядностью library IEEE; use IEEE.stcl logic 1164.all; entity businv is generic (WIDTH: positive); port ( X: in STD LOGIC VECTOR (WIDTH-1 downto 0); Y: out STD LOGIC VECrrOR (WIDTH-1 downto 0) ); end businv; architecture businv.arch of businv is component IfV port (I: in STD L0GIC; 0: out STD.LOGIC); end component; begin gl: for b in WID-1 downto 0 generate Ul; INV port map (X(b), Y(b)); end generate; end businv.arch; Табл. 4.48. VHDL-объект и его архитектура, в которой используется шинный инвертор с произвольной разрядностью library IEEE; use IEEE.std logic l164.all; entity businv example is port ( IN8: in STD LOGIC VECTOR (7 downto 0); OUTS: out STD LOGIC VECTOR (7 downto 0); IN16: in STD LOGIC VECTOR (15 downto 0); 0UT16: out STD LOGIC VECTOR (15 downto 0); IN32: in STD LOGIC VECTOR (31 downto 0); 0UT32: out STD LOGIC VECTOR (31 downto 0) ); end businv.example; architecture businv ex arch of businv.example is component businv generic (WIDTH: positive); port ( X: in STD LOGIC VECTOR (WIDTH-1 downto 0); Y: out STD LOGIC VECTOR (WIDTH-1 downto 0) ); end component; begin Ul: businv generic map (WIDTH=>8) port map (INS, 0UT8); U2: businv generic map (WIDTH=>16) port map (IN16, 0UT16); U3: businv generic map (WIDTH=>32) port map (IN32, 0UT32); end businv ex arch; Л.7.7. Элементы потокового проектирования Если бы операторы component были единственными параллельными операторами языка VHDL, то он лишь немногим отличался бы от простого иерархического языка описания соединений со строгим соблюдением типов. Несколько дополнительных параллельных операторов языка VHDL позволяют описывать схему в терминах потока данных и выполняемых схемой операций над этими данными. Такой подход носит название потокового описания {dataflow description) или потокового проектирования {dataflow design). В потоковых проектах используются два дополнительных параллельных оператора; они приведены в табл. 4.49. Чаще всего используется первый из них; он называется параллельным сигнальным оператором присваивания {concurrent signal-assignment statement). Его можно прочесть так: Сигнал с именем signal-name принимает значение выражения expressions. Поскольку в языке VHDL необходимо строго соблюдать типы, тип выражения expression должен быть совместим с типом сигнала signal-name. В общем случае это означает, что типы должны быть либо тождественно одинаковыми, либо тип expression должен являться подтипом типа signal-name. В случае массивов, тип элементов и длина должны быть согласованными, однако множество значений и направление изменения индекса могут не совпадать. Табл. 4.49. Синтаксис параллельных сигнальных операторов присваивания в языке VHDL signal-name <= expression; signal-name <= expression when boolean-expression else expression when boolean-expression else expression when boolean-expression else expression; В табл. 4.50 представлена архитектура объекта для устройства, обнаруживающего простые числа (см. табл. 4.43), записанная в потоковой форме. При таком подходе вентили и соединения между ними в явном виде не указываются; вместо этого используются встроенные операторы языка VHDL and, or и not. (На самом деле для сигналов типа STD LOGIC таких встроенных опереторов нет, но они определяются и перегружаются пакетом IEEE 1164.) Заметьте, что у оператора not самый высокий приоритет, так что для получения нужного результата не требуется заключать в скобки подвыражение типа not N {3) . Можно также воспользоваться второй, условной формой параллельного сигнального оператора присваивания {conditional signal-assignment statement) с ключевыми словами wiien и else, как показано в табл. 4.49. В этом случае в выражении boolean-expression отдельные булевы термы объединяются посредством встроенных булевых операторов языка VHDL, таких как and, or и not. Под булевыми термами обычно понимаются булевы переменные или результаты сравнения, выполняемого с помощью операторов отношений {relational operators) =, /= (не равно), >, >=, < и <=. Табл. 4.50. Потоковая VHDL-архитектура для устройства, обнаруживающего простые числа architecture prime2 arch of prime is signal N3L N0. N3L N2L N1, N2L N1 N0. N2 N1L N0: STD.LOGIC; begin N3L N0 <= not N(3) and N(O) N3L N2L N1 <= not N(3) aad not N(2) and N(l) N2L N1 N0 <= not N(2) and N(l) and N(O) N2 N1L N0 <= N(2) and not N(l) and N(O) F <= N3L N0 or N3L N2L N1 or N2L Ni N0 or N2 NiL N0; end prime2 arch; Табл. 4.51 содержит пример использования условных параллельных операторов присваивания. Каждый бит переменной типа STD LOGIC, например, N(3), сравнивается со знаковыми литералами Ч иО и результат возвращается в виде значения типа boolean. Результаты сравнения объединяются в лево выражение, помещенное в каждом операторе между ключевыми словами when и else. В общем случае требуются предложения else; совокупный набор условий в каждом из операторов должен покрывать все возможные комбинащ1И входных сигналов. Табл. 4.51. Архитектура устройства для обнаружения простыхчисел, в которой использованы условные присваивания architecture prime3 arch of prime is signal N3L N0, N3L N2L N1, N2L N1 N0, N2 N1L N0: STD.LOGIC; begin N3L N0 <= 1 when N(3) = 0 andN(0) = 4 else 0; N3L N2L N1 <= Ч when N(3)=0 and N(2)=0 and N(l)=l else 0 N2L N1 N0 <- 1 when M(2)=0 and M(l)=l aad N<0)=1 else 0 N2 N1L N0 <= 1 whenN(2) = l and M(1) = 0 andN(0) = 4 else 0 F <= N3L N0 or N3L N2L N1 or N2L N1 N0 or N2 N1L N0; end prime3 arch; Параллельный оператор присваивания другого рода - это избирательное присваивание сигналу его значения {selected signal-assignment statement), синтаксис которого указан в табл. 4.52. Этот оператор вычисляет заданное выражение expression и присваивает сигналу с именем signal-name значение сшнала signal-value, соответствующее той из альтернатив choices, значение которой равно expression. Альтернативой в каждом предложении when может быть одиночное возможное значение expression или список значений, разделенных вертикальной чертой (!). Альтернативы choices в данном операторе должны быть взаимно исключающими и в совокупности включать все возможные случаи. В последнем предложении when можно воспользоваться ключевым словом others в качестве указания на все значения expression, которые еще не были упомянуты. ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |