(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation с точки зрения задержки в синхронизирующем устройстве. Когда обращение к памяти критично по времени, опытные разработчики заставляют подсистему памяти работать от тактового сигнала процессора, если только это возможно. При этом надобность в синхронизирующем устройстве пропадает и система функционирует с наибольшим возможным быстродействием. ASYNC1N . (асинхронный входной сигнал) CLOCK (системный тактовый сигнал) синхронизирующее устройство /--ч (сигнал SYNCIN без затягивания) >CLK МЕТА FF1 CLOCKN делитель частоты на N >CLK SYNCIN I->CLK DSYNCIN Синхронная система Рис. 8.99. Многотактное синхронизирующее устройство с компенсацией затягивания На более высоких частотах возможность реализации многотактного синхронизирующего устройства по схеме, приведенной на рис. 8.98, офаничена разбросом задержек тактового сигнала. По этой причине некоторые проектировщики вместо деления частоты системного тактового сигнала на п применяют последовательно включенные синхронизирующие устройства {cascaded synchronizers). При таком подходе используется цепочка из п триггеров (регистр сдвига), в которой все триггеры переключаются быстрым системным тактовым сигналом. Соответствующая схема показана на рис. 8.100 синхронизирующее устройство ASYNCIN - (асинхронный входной сигнал] CLOCK -(системный тактовый сигнал)
SYNCIN Синхронная система Рис. 8.100. Многокаскадное синхронизирующее устройство Принцип действия многокаскадного синхронизирующего устройства основан на том, что с некоторой вероятностью выход из состояния метастабильности произойдет уже в первом триггере, а в случае неудачи - с равной вероятностью в каждом следующем из триггеров, включенных последовательно. Таким образом, вероятность отказа синхронизирующего устройства в целом оказывается порядка п-й степени вероятности отказа на данной частоте системного тактового сигнала синхронизирующего устройства с одним триггером. И хотя это отча- OE L CLK ID -0>CLK 0>CLK QQ {> - IQ Рис. 8.101. Принципиальная схема одного из 8 сдвоенных D-триггеров в ИС 74AS4374 сти верно, все же величина MTBF для многокаскадного синхронизирующего устройства меньше, чем для многотактного синхронизирующего устройства с тем же временем задержки {n-t). В случае многокаскадного устройства время установления триггера t необходимо вычесть п раз из времени t, тогда как в случае многотактного устройства значение t вычитается только один раз. Для построения синхронизирующего устройства можно воспользоваться внутренними триггерами ПЛУ; при этом оба триггера в схеме на рис. 8.96 находятся в одном ПЛУ. В большинстве приложений это очень удобно, так как исключается необходимость применения внешних триггеров, размещенных в отдельной ИС. Однако, как правило, значение MTBF для синхронизирующего устройства, образованного внутри ПЛУ, хуже, чем при использовании отдельных ИС, созданных по той же или подобной технологии. Это происходит потому, что на D-входе каждого триггера в ПЛУ имеется комбинащюнная логическая матрица, увеличивающая его время установления и тем самым уменьшающая время t, в течение которого должен произойти выход из состояния метастабильности, при заданном периоде системного тактового сигнала. Чтобы сделать значение максимально возможным, не используя для этого специальных компонентов, в качестве FF2 в схеме на рис. 8.96 следует применить триггер из отдельной ИС с малым временем установления. 8.9.7. Триггеры с защитой от метастабильности в конце 80-х годов фирма Texas Instruments и другие производители приступили к выпуску ИС малой и средней степени интефации с триггерами, специально предназначенными для использования в синхронизирующих устройствах, встраиваемых в систему на уровне печатных хшат. Микросхема 74AS4374 была, например, подобна ИС 74AS374, но с тем отличием, что отдельные триггеры заменены парами триггеров, включенных по схеме, представленной на рис. 8.101. Каждую пару триггеров можно бьшо применить в качестве синхронизирующего устройства типа устройства, приведенного нарис. 8.96, так что с помощью одной ИС 74AS4374 оказалось возможным синхронизировать восемь асинхронных сигналов. Внутренняя структура ИС AS4374 была усовершенствована таким образом, чтобы уменьшить значения х и по сравнению с другими триггерами серии 74 AS, но самым замечательным достижением было значительное сокращение времени установления t. Поскольку вся схема синхронизирующего устройства, приведенного на рис. 8.96, в данном случае размещается в одном кристалле, между триггерами FF1 и FF2 нет входных и выходных буферов, и значение t для триггера FF2 составляет всего 0.5 не. У обычного триггера серии 74AS эта величина равняется 5 не, поэтому - при X = 0.40 не - переход на ИС 74AS4374 приводит к увеличению среднего времени между сбоями MTBF в ехр(4.5/.40) ~ 77000 раз. В последние годы по мере движения в сторону КМОП-технологий, обеспечивающих большее быстродействие и ббльшую плотность упаковки, специализированные компоненты типа AS4374 почти полностью вышли из употребления. Как можно видеть из табл. 8.35, быстродействующие ПЛУ и ИС типа CPLD вполне конкурентоспособны по величине т с самыми быстродействующими устройствами, собранными на отдельных ИС, и в то же время предоставляют возможность объединить синхронизацию со многими другими функциями. Но все же подход, примененный в ИС AS4374, заслуживает воспроизведения при проектировании на основе ИС типа FPGA и на основе специализированных ИС. Другими словами, на любой стадии осуществления контроля за компоновкой схемы синхронизирующего устройства следует располагать триггеры FF1 и FF2 как можно ближе один к другому и соединять их между собой сигнальными линиями с наибольшей доступной скоростью прохождения сигнала; это обеспечит максимизацию времени установления триггера FF2. 8.9.8. Синхронизация при высокоскоростной передаче данных Широко распространенной проблемой, возникающей в компьютерных системах, является синхронизация переноса данных, поступающих по внешним линиям, с внутренним тактовым сигналом компьютера. Простым примером служит согласование между сетевой картой персонального компьютера и линией Ethernet со скоростью передачи 100 Мбит/с. Сетевая карта может быть вставлена в разъем шины PCI с тактовой частотой 33.33 МГц. Хотя скорость передачи в сети Ethernet приблизительно кратна частоте тактового сигнала в шине компьютера, сигнал, поступающий из линии Ethernet, был отправлен другим компьютером, а тактовые сигналы на передающем и приемном конце в любом случае не синхронизированы. Тем не менее, сетевая карта обязана надежно выдать данные на шину PCI. Эта проблема схематически представлена на рис. 8.102. Последовательные данные RDATA, представленные в коде NRZ, принимаются по линии Ethernet со скоростью ЮОМбит/с. Цифровая схема ФАПЧ (Digital Phase-Locked Loop, DPLL) извлекает 100-мегагерцный тактовый сигнал RCLK из потока данных, поступающих со скоростью 100 Мбит/с, и позволяет заталкивать данные по-битно в 8-разрядный регистр сдвига. В то же самое время схема синхронизации по байтам ищет в принимаемом потоке данных последовательность битов специального вида, которой отмечаются фаницы между байтами. Обнаруживая одну из них, схема синхронизации по байтам выдает сигнал SYNC и поступает так на ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |
||||||||||||||||||