(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation соит = CNTEN & Q4 & Q3 & Q2 & Q1 & QO; Поскольку правая часть равенства содержит сигнап CNTEN, такой подход допускает сквозной перенос в многокаскадных счетчиках, если выход Соит в каждом каскаде соединен с входом CNTEN в следующем каскаде. Правая часть равенства для сигнала переноса на регистровом выходе {registered carry output) указывает, что следующим состоянием счетчика будет последнее его состояние перед тем, как счет начнется сначала. Таким образом, на следующем такте счетчик входит в свое последнее состояние и сигнал переноса переходит на активный уровень. В случае 5-разрядного счетчика с входами загрузки и сброса имеем: соит := ICLR & LD & CNTEN & Q4 & Q3 & Q2 & Q1 & 1Q0 # ICLR * iLD ♦ 1CNTEN fe Q4 & Q3 & Q2 & QI & QO # ICLR & LD & D4 & D3 & D2 & DI & DO; Достоинство второго подхода заключается в том, что сигнал COUT вырабатывается с меньшей задержкой, чем при комбинационном подходе. Но теперь требуются внешние вентили между каскадами, поскольку сигнал CNTEN в каждом каскаде должен быть результатом объединения по И главного сигнала разрешения счета и выходных сигналов COUT всех каскадов, младше данного. Необходимости помещения внешних вентилей можно избежать при наличии у старших каскадов счетчика нескольких входов разрешения. 8.4.6. Описание счетчиков на языке VHDL Как и язык ABEL, VHDL позволяет совсем легко описывать счетчики. Наибольшее затруднение при этом может возникнуть только из-за строгих требований в языке VHDL к типам сигналов, которые должны быть определены правильно и последовательно. В табл. 8.14 представлена VHDL-программа для двоичного счетчика типа 74x163. В программе используется библиотека IEEE. std logic arith. all, включающая тип UNSIGNED, как это было объяснено в разделе 5.9 6. Эта библиотека содержит определения операторов + и посредством которых выполняются сложение и вычитание без знака операндов типа UNSIGNED. В программе для счетчика входы и выходы счетчика объявлены как векторы типа UNSIGNED, а с помощью оператора + осуществляется требуемое инкремен-тирование содержимого счетчика. Для хранения содержимого счетчика в профамме определен внутренний сигнал IQ. Можно было бы использовать для этого сигнал Q непосредственно, но тогда мы должны были бы объявить его выходным сигналом типа buffer, а не out. Кроме того, мы могли бы определить тип портов D и Q как ST D LOGI C VECTOR, HO тогда нам пришлось бы выполнять преобразование типов в теле процесса (см. задачу 8.51). Табл. 8.14. VHDL-программа для 4-разрядного двоичного счетчика типа 74x163 library IEEE, use IEEE std.logic 1164 all; use IEEE.s:;d logic arith all; entity V74xl63 is port ( CLK, CLR L, LD L. EKP, ENT in STD LOGIC, D. m USSIGSED (3 downto 0), Q. out Ul.SIGKED (3 downto 0), RCO- out STD LQGTC ), end У74х1бЗ; ar-hitecture \f74xl63 arch of V74xl63 is signal IQ UNSIGNED (3 downto 0); begin piocess (CLK, ЕЧТ, IQ) oegm If (CLKevent and CLK=l) then If CLR L=0 then IQ < = (others => 0); elsif LD L= 0 then IQ <= D; elsif (ENT and ENP)=l then IQ <= IQ + 1; end if, end if; If (IQ=15) and (ENT=i) then BCD <= 1, else RCO <= 0, end if, Q <= IQ; end process; end mxl63 arch; Воспользовавшись поведенческим описанием на языке VHDL, столь же легко, как и на языке ABEL, задать определенную последовательность состояний В табл 8.15, например, счетчик типа 74x163 видоизменен таким образом, чтобы счет происходил согласно коду с избытком 3 (3, 12, 3, ...). К сожалению, некоторые VHDL-средства синтезируют счетчики не совсем удачно. В частности, они пытаются реализовать одиночный шаг в счете посредством двоичного сумматора, операндами которого служат содержимое счетчика и константа, равная 1. При таком подходе требуется много больше комбинационной логики, чем в счетчиках, изготовляемых в виде отдельных ИС, и этот подход оказывается особенно расточительным применительно к ИС типа CPLD и FPGA, содержащим Т-триггесы, вентили ИСКЛЮЧАЮЩЕЕ ИЛИ и другие структуры, специально оптимизированные для построения счетчиков. В этом случае полезной альтернативой является написание структурной VHDL-профаммы, ориентированной на имеющиеся в наличии ячейки в тех конкретных ИС типа CPLD и FPGA или в специализированных ИС, в которых предстоит реализовать проектируемое устройство. Табл. 8.15. VHDL-архитектура для счета в порядке, задаваемом кодом с избытком 3 architecture V74xs3 arch of V74xl63 is signal IQ: UNSIGNED (3 downto 0); begin process (CLK, ENT, IQ) begin if CLKexent and Cl,K=l then if CLR L=0 then IQ <= (others => 0); eisif LD L=0 then IQ <= D; elsif (ENT and EKP)=l and (IQ=12) xhen IQ <= (0,0,1,i) elsif (ENT and ENP)=l then IQ <= IQ + 1; > - . end if; end if; if (IQ=12) and (ENT=l) then RCO <= Ч; else RCO <= 0; end if; Q IQ; end process; end V74xs3 arch; Одноразрядную ячейку для счетчика типа 74x163 можно построить, например, так, как показано на рис. 8.45. Эта схема рассчитана на последовательное распространение битов переноса, так что ею можно воспользоваться в любом каскаде произвольно большого счетчика; единственным ограничением будет коэффициент разветвления по выходу источников сигналов, являющихся общими для всех каскадов. Определения сигналов в одноразрядной ячейке таковы: CLK Тактовый сигнал, общий для всех каскадов. LDNOCLR Общий для всех каскадов сигнал, принимающий единичное значение, когда на вход счетчика LD сигнал подан, а сигнал CLR отсутствует NOCLRORLD Общий для всех каскадов сигнал, принимающий единичное значение, когда отсутствуют сигналы на обоих входах счетчика CLR hLD. CNTENP Общий для всех каскадов сигнал, равный 1, если на вход счетчика ENP подан сигнал разрешения. Di Индивидуальный входной сигнал загрузки данных /-й ячейки. С NTENi Индивидуальный последовательный входной сигнал разрешения счета /-Й ячейки. CNTENi+1 Индивидуальный последовательный выходной сигнал разрешения счета i-й ячейки. Qi Индивидуальный выходной сигнал счетчика в i-м разряде. В табл. 8.16 приведена VHDL-профамма, соответствующая схеме одноразрядной ячейки, показанной на рис. 8.45. В этой профамме предполагается, что D-триггер в виде компонента Vdf f qqn уже определен; он подобен D-триггеру из ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |