(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation Табл. 8.31. Описание работы 8-разрядного регистра сдвига с расширенными функциями Входы Следующее состояние
В табл. 8.32 приведена поведенческая VHDL-профамма для регистра сдвига с расширенными функциями. Как и в предыдущих примерах, определяется процесс и для обеспечения желаемого переключения по фронту тактового сигнала используется признак event. Заслуживают внимание следующие особенности этой программы: Введен внутренний сигнал IQ, который в конце концов становится выходным сигналом Q, но таким, что его могут читать и писать операторы процесса. Можно было бы поступить и иначе, определив тип выходного сигнала Q как buffer . Вход CLR является асинхронным; поскольку этот сигнал входит в список чувствительности процесса, он проверяется всякий раз, когда претерпевает изменение. Операторам IF придана такая структура, что учет значения CLR предшествует анализу любого другого условия. Дяя определения операций, реализуемых регистром сдвига при восьми возможных значениях входных сигналов выбора S (2 downto О), применен оператор CASE. В операторе CASE необходимо предусмотреть случай when others , чтобы предотвратить предупреждение компилятора о том, что примерно 2 случаев остаются не принятыми во внимание. Оператор nul 1 указывает, что в некоторых случаях никаких действий производить не надо. Заметьте, что ничего не нужно делать в случае 0; бездействие зарезервировано в качестве сигнала удержания сохраняемых регистром данных до тех пор, пока не будет велено поступить иначе. В большинстве случаев для образования 8-разрядного массива из 7-разрядного подмножества IQ и еще одного бита применяется оператор конкатенации & . Из-за строгих требований языка VHDL к согласованию типов в операторе CASE используется определенная в разделе 4.7.4 функция CONV INTEGER для преобразования входного сигнала выбора S типа STD LOGIC VECTOR в целое число. Можно было бы сделать иначе, записав метку каждого случая как элемент типа STD LOGIC VECTOR [например: (О, 1, 1), а не целое число 3]. library IEEE; use IEEE.srd logic 1164.all; entity Vshftreg is port ( CLK, CLR, RIN, LIS; in STD.LOGIC; S: in STD.LOGIC.VECTOR (2 downto 0); D: in STD.LOaiC.VEGTOR (7 downto 0); Q: out STD.LOGIC.VECTOR (7 downto 0) ); end Vshftreg; architecture Vshftreg.arch of Vshftreg is signal IQ: STD.LOGIC.VECTOR (7 downto 0); begin process (CLK, CLR, IQ) begin if (CLR=l) then IQ <= (others=>0); - elsif (CLKevent and CLK=l) then case GOSV IHTEGER(S) is when 0 => null; when 1 => IQ <= D; when 2 => IQ <= RIN & IQ(7 downto 1); when 3 => IQ <= IQ(6 downto 0) & LIN; when 4 => IQ <= IQ(0) к IQ(7 downto 1) when 5 => IQ <= IQ(6 downto 0) & IQ(7) when 6 => IQ <= IQ(7) & IQ(7 downto 1) when 7 => IQ <= IQ(6 downto 0) & 0; when others => null; end case; end if; Q <= IQ; end process; end Vshftreg.arch; - function select - data ia ~ data out Asynchronons clear - Hold - Load - Shift right - Shift left ~ Shift circular right -- Shift circular left - Shift arithmetic right - Shift arithmetic left Одно из применений регистров сдвига - это кольцевые счетчики; примером такого применения служит рассмотренный в предыдущем разделе генератор шестифазных колебаний, изображенных нарис. 8.71. В табл. 8.33 приведена VHDL-программа, обеспечивающая такое же поведение устройства. Как и в предыдущем VHDL-примере для чтения и записи используется внутренний сигнальный вектор IPC высоким активным уровнем, становящийся в конпе концов выходным сигналом устройства, чтобы получить требуемый выходной сигнальный вектор с низким активным уровнем, удобно инвертировать этот внутренний сигнал в последнем операторе. Остальная часть профаммы не содержит никаких особенностей, но заметьте, что у вложенного оператора IF имеются три уровня. Табл. 8.32. VHDL-программа для 8-разрядного регист{)а сдвига с расширенными функциями Табл. 8.33. VHDL-программа для генератора шестифазных колебаний library IEEE; use IEEE.std logic li64.all; entity Vxiaegne is port ( HCLK, RESET, RON, BSSTART: in STD.LOGIC; - clock, control lacuts P L; out STD LOGIC VECTOR (1 to 6) - active-low phase outputs end Vtimegn6; architecture ¥timegn6 arch of ¥timegn6 is signal IP: STD LOGic ¥ECTOR (1 to 6); - internal active-high phase signals signal Tl: STD.LOGIC; - first tick within phase begiE process (HCLK, IP) begin if (MCLKevent and KCLK=i) then if (P.ESET=r) then Tl <= 1; IP <= (0,0,0,0,0,0); elsif ((IP=(Q,O,O,O.Q,0)) or (RESTART==i)) then Tl 1; IP <= CI,0,0,0,0.0) ; elsif (RI5S=l) then Tl <= not Tl; if (T1=0) then IP < IP(6) к IP(1 tc 5); end if; end if; end if; P L <~ not IP; ead process; end Vtiaegn6 arch; Возможной модификацией рассмотренного приложения является устройство, выходные колебания которого удерживаются на активном уровне только во втором такте каждой фазы длительностью в два такта; эти колебания были показаны на рис. 8.72. Один из способов достичь этого заключается в создании 12-разрядного кольцевого счетчика и использовании выходов только каждого второго триггера. При реализации такого устройства VHDL-средствами в определении объекта фигурировали бы только шесть фазовых выходных сигналов P L (1 to 6). Шесть дополнительных сигналов, названных NEXT Р (1 to б), объявлены в определении архитектуры и являются локальными. На рис. 8.73 показано соотношение между этими сигналами при выполнении операции сдвига, а в табл. 8.34 приведена соответствующая VHDL-программа. NEXTP(1 Id 6) 1Р(1 to 6) (PJ. <=notiP) i
Рис. 8.73. Последовательность сдвигов в генераторе шестифазных колебаний на основе 12-разрядного кольцевого счетчика ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||