(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation г- DPLL RCLK 100 МГц RDATA данные, поступающие из линии Ethernet со осоросп* 100 Мбит/с регестр сдвига >CLK DIN DOUT17;01 SCLK RBYTE[7:01 схема синхронизации по байтам >CLK DIN17;0) SYNC 33.33 МГц SYNC SLOAD >CLK CLKEN SBYTE170] SREG DIN(7-01 DOUT(7 0] >SDr7.0] Рис. 8.102. Схематическое изображение проблемы синхронизации с сетью Ethernet по полубайту за раз Здесь приводится сильно упрощенное описание процедуры приема сигналов из 100-мегабитной линии Ethernet, но этого достаточно для рассмотрения проблемы синхронизации. В действительности, скорость поступления принимаемых двоичных сигналов равна 125 Мбит/с, причем каждые 4 бита данных пользователя представлены в так называемом коде 4В5В, то есть символом, состоящим из 5 битов. Используется только 16 из 32 возможных слов кода 4В5В, и этим гарантируется, что, независимо от последовательности данных, передаваемой пользователем, число переходов в принимаемом потоке будет достаточным для извлечения из него тактового сигнала. Кроме того, код 4В5В включает специальные слова, которые передаются периодически и позволяют совсем просто осуществить синхронизацию по полубайтам (состоящим из 4 битов) и байтам. В результате синхронизации по полубайтам типичный интерфейс 100-мегабитной сети Ethernet не видит несинхронизированного 100-мегагерцного потока битов. Вместо этого он имеет дело с несинхронизированным 25-мегагерцным потоком полубайтов. Поэтому реальное синхронизирующее устройство для сети Ethernet в деталях отличается от рассматриваемого нами, но принцип действия тот же. каждом восьмом такте сигнала RCLK; таким образом, сигнал SYNC возникает всякий раз, когда регистр сдвига содержит выровненный по границам 8-битовый байт принимаемых данных. В остальной части системы тактирование осуществляется тактовым сигналом SCLK с частотой 33.33 МГц. Нам необходимо переносить каждый выровненный по границам байт RBYrE[7:0] в регистр SREG, находящийся в той части системы, которая работает с тактовым сигналом SCLK. Как это можно сделать? -10нс RCLK SYNC SCLK 80 НС  30 НС Рис. 8.103. Временные диаграммы сигналов в линии Ethernet и системный тактовый сигнал Стратегия, которой следуют практически всегда в ситуации подобного рода, состоит в том, что сначала выровненные по фаницам данные заносят в регистр хранения HREG по тактовому сигналу RCLK из принимаемого потока данных. Это дает нам значительно больше времени, в данном случае - 80 не, чтобы разобраться с принятым байтом. Таким образом, блок, помеченный вопросительным знаком ? на рис. 8.102, можно заменить схемой, показанной нарис. 8.104, состоящей из регистра HREG и узла, названного SCTRL . Функция этого узла заключается в вырабатывании сигнала SLOAD в течение точно одного периода системного тактового сигнала SCLK, равного 30 не, так, чтобы сигналы на выходах регистра HREG на этом интервале оставались постоянными и тем самым было удовлетворено требование неизменности сигнала в течение времени установления и времени удержания регистра SREG, переключающегося по сигналу SCLK. Для остальной части интерфейса возникновение сигнала SLOAD означает, что приняты новые данные и что байт новых данных выдается на шину SBYTE[7:0] в течение очередного периода сигнала SCLK. На рис. 8.105 представлены возможные временнь/е диафаммы для сигналов SLOAD и SBYTE в случае реализации такого подхода и с учетом временных диафамм, приведенных ранее. На рис. 8.106 показана схема, способная вырабатывать сигнал SLOAD с желательными свойствами. Основная идея состоит в использовании сигнала SYNC для установки SR-защелки в единичное состояние всякий раз, как новый байт становится доступным. Выходной сигнал этой защелки NEWBYTE опрашивается триггером FF1 по сигналу SCLK. Поскольку сигнал NEWBYTE не синхронизован с сигналом SCLK, триггер FF1 может оказаться в состоянии метастабильности, но его выходной сигнал безразличен для триггера FF2 до следующего переключающего фронта в тактовом сигнале, то есть на протяжении 30 не. В предположении, что вентиль И является достаточно быстродействующим, мы имеем много времени для выхода из метастабильности. Сигнал на выходе триггера FF2 является требуемым сигналом SLOAD. Вентиль И позволяет удерживать единичное значение сигнала SLOAD только на интервале времени, равном периоду сигнала SCLK; На рис. 8.103 приведены несколько временных диафамм. Сразу видно, что сигнал выравнивания байтов по фаницам SYNC имеет активный уровень только в течение 10 не в пределах байта. Нет никакой надежды, что удастся каждый раз привязывать этот сигнап к системному тактовому сигналу SCLK, период которого, равный 30 НС, много больше. когда значение SLOAD уже равно 1, оно не може! оставаться таким же с приходом очередного переключающего фронта тактового сигнала. Таким образом, у SR-защелки есть время быть сброшенной сигналом SLOAD и подготовиться к следующему байту. SCLK RCLK SYNC RBYTE[7 0) SCTRL HREG >CLK CLKEN DIN[7 0] DOUT[7-01 Рис. 8.104. Регистр хранения и управляющий узел SLOAD => SBYTE[7:01 80 НС  Рис. 8.105. Временные диаграммы сигналов в устройстве синхронизации, включая сигналы на шинах SBYTE и возможный вид сигнала SLOAD SYNC .
SCLK D Q >CLK SLOAD Рис. 8.106. Схема узла SCTRL, вырабатывающего сигнал SLOAD ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |
|||||||