(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> База цифровых устройств НИИ с полностью программируемыми схемами (типа generic) уметтьшается их ун[П1ерсалытость. Реа.11тапия сложных функций специмизированными аппаратными ядрами значительно уменьшает пло1ца,ль кристалла в сравнении с их реа.лизаииями на конфигурируемых тогнческпх блоках. Для некоюрых аппаратных ядер плошаль снижается на 11оря;юк. для других меньше. Например, умножитель 8x8, nocTpoeiiHbiii по молифипированному алгоритму Буга и рсализова££-ный методами заказного проектирования, разместился на плошади в 5 раз ме1шшеи, чем такой же, реализованный на рсконф)И1урируемых логических блоках, обычных лля взятой FPGA. Таким образом, введетше спецнмизированных аппаратных ядер в FPGA и CPLD процесс противоречивы!! по результатам. Он сокращает плошадь крисшлла при реализации сложных функтщй и ведет к досгижснтно максимального быстродействия, но н таит в себе нсжсла1слЫ1ые последствия для изготовителя СБИС. т. к. может ощутимо сузить рынок их сбыта, а это ведет к росту цен п потере в какой-то мере конкурентоспособности продуктши. Что же будет преобладать? Здесь ключевой вопрос - какне именно спепиа-.тпзпрованныс атнгарашые ядра будут выбраны для реализации. Самый очевилн11п выбор - блоки ОЗУ Эти блоки в той или иной мере нужны почти лля всех CHCLCM, причем некоторые из них требуют очень больпгпх объемов памяти. Выяснились уже и условия эффективного исполь-юпанпя ядер памяш - не слишком крупные блоки, возможность изменять организацию памяти, возможность иметь асинхронный и синхронный режимы работы, организовывать буферы FIFO п двухпортовую намять. Многие FPGA уже давно основываться на SRAM-ячейках (обычно на каждый конфигурируемый ЛБ тратится 16...32 бит ОЗУ), и эти ячейки могут быть применены не только ,цля конфигурирования ЛБ, но и ор1анизуются в простые ОЗУ, которые могут далее обьсдиняться в более емкие регистровые (11айлы. Однако такой вариант не дает максимального быстродействия и существенно с1П1жает количество доступной пользователю логики кристалла, т. к. каждые 16...32 бита памяти выводят из строя целый ЛБ, т. е. по эквивалентной сложности I0...20 логических вентилей. П среднем блок ОЗУ с заказным проектированием емкостью 256...512 бит может быть реализован на площади в приблизительно 1/10 от той, которая затрачивается на подобный блок, составленный из распределенных на кристалле ячеек памяти конфигурации. Времена доступа также уменьшаются в 1,5...4 раза. Области ОЗУ - первые и, безусловно, главные специализированные аппаратные ядра. Других НС так уж много. Это умножители, используемые в некоторых СБИС ПЛ, а шкже схемы интерфейса JTAG. Ядра интерфейса JTAG успешно внедрились во многие СБИС ПЛ, поскольку они выполняют важные ф1ункцип, нужные очень многим, занимают очень небольщую площадь на кристалле и позволяют достичь высокою быстродействия. Самыми сложными из практически известных ядер являются контроллеры шины PCI, также необходимые в очень многих приложениях и требуюшие максимального быстродействия. Семейство СБИС типа APEX 20К/КЕ Перспективы существенного расширения перечня реализованньге специализированных аппаратных ядер явно ограничены. Для реализации систем на кристалле фирма Altera выпустила семейство СБИС типа APEX 20К/КЕ. построенных по архитектуре, названной Multicore. В них комбинируются табличные методы реализации функций и реализации их двухуровневыми структурами, т. е. сочетаются характерные признаки FPGA и CPLD. Имеется встроенная память и гибкая система интерфейсов (рис. 8.21). Шины бысфык  Рис. 8.21. Структура СБИС семейства APEX 20К Эти СБИС отличались наибольшим среди промышленных СБИС ПЛ объемом встроенной памяти (от 58 ло 540 Кбит для разных микросхем). Сложность - от 263 К до 2,67 М системных вентилей. Понятие систелшых вентилей поясняется в § S.S. Сочетание средств тюгической обработки из арсеналов FPGA и CPLD облегчает обработку разнотипных функций (трактов передачи данных, автоматов с памятью). При реализации автоматов задержки выработки функций возбуждения триггеров составляют 4,8 не, что соответствует работе автомата на частотах около 200 МГц. Ядро ОЗУ состоит из блоков ESB (Embedded System Block) по 2 Кбит, число блоков от 26 (у младших представителей семейства) до 264 (у старших). Блоки могут работать независимо (с варианта- ми организации 12S х 16, 256 х S, 512 х 4, 1024 у. 2, 2048 ж 1) или соединяться с другими для образования более емкой памяти. Вместе со схемами близлежащих логаческих блоков блоки памяти Moiyi образовывать стандартные SRAM, буферы FIFO, двухпортовую намять, а в некоторых микросхемах возможна организация ассониативной памяти САМ (Content-Addi-cssable Memory). Имеются обширные возможности выбора сигнаюв интерфейса -в семействе К это 2,5 В I/O; 3,3 В PCI, LVCMOS (низковольтные схемы КМОП) и LVTTL (низковольтные ТТЛ). В семействе КЕ выбор сигналов интерфейса значительно шире. Семейство СБИС типа Virtex В качестве истинной нрофаммируемой системы на кристатле фир.ма Xilinx представляет СБИС ПЛ Vinex. Как и APEX 20К, это кристаплы с мегаве[-тильным уровнем интеграции и больщими емкостями встроенной памяти. Представители семейства имеют ог 38 до 851 Кбит встроенной памяти, к которой могут добавляться от 24 до 1038 Кбит памяти от схем конфигурации логических блоков типа LUT, Схемы работают на системной частогс 180...200 МГц. Понятие системная частота поясняется е § S.5. Достижимый процент использования вентилей оценивается как 90%. Число пользовательских выводов лежит в диапазоне 180...804. Линии ввода/вывода про-фаммируются на ряд стандартов интерфейсных сигналов (GTL-I-. LVTTL, SSTL3-1 и др.). Файл конфигурации (для криста1шов с 100 тыс. эквивалентных вентилей) имеет объем 2 Мбта и загружается за менее чем 3 мс, что является малым временем, способствующим применению микросхем в системах с реконфигурацией аппаратных средств. Система межсоединений сохраняет многое из свойственного предыдуишм семействам СБИС ПЛ фирмы Xilinx, но имеет и своеобразие. В дополнение к прежним ресурсам межсоединений созданы новые диагональные связи с хорошей предсказуемостью задержек. Логические ячейки ЛЯ содержат 4-входовые преобразователи типа LUT, схемы переноса и управления СПУ и D-триггсры с общим (глобальным) тактированием и входами сброса/установки (рис. 8.22, а). Для упрощения профйммного обеспечения средств проектирования ЛЯ соединяются парами в секции (Slice). Две секции составляют конфигурируемый логический блок КЛБ (СЕВ). Имеются схемы PLL (гл. §3.6), обеспечивающие коррекцию временных соотношений для тактовых импульсов. Логические ячейки имеют высокоскоростные схемы переноса для nocTiJoc-ния каскадных структур. Благодаря им такие схемы, как 32-разрядный счетчик или АЛУ работают на частотах до 100 МГц. Основа LUT - статическое ЗУ емкостью 16 бит с задержкой выработки функций 1,2 НС. Память может использоваться и по прямому назначению с
ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |