Читальный зал -->  База цифровых устройств 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 [ 134 ] 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176

Табличные преобразоиагсли представляют собой ППЗУ, чля которых аргументы логической функции служат адресом (си §4.5). Воспроизводятся любые функции чттсла аргумстттов п при организации памяти 2 х I. Число воеттроизводимых функции, т. е. число возмохных вариантов программирования ЗУ, составляет 2 JIonniecKHe преобразователи G и К (блокп памяти с организацией 16 х I) воспроизводя г функции 4-х аргументов. Их выходные сигнапы могут непосредственно Г]ерелавагься на выходы Y п X при соответствующем программировании мультиплексоров 4 и 6. лттбо не пользоваться иным образом. Через мультиплексоры 1 и 2 выходы преобразователей G и F могут быть поданы на входы преобраювателя Н, ecjjn мультиплексоры запрограммированы на перетачу сигналов от нижних входов Кроме того, преобразователь Н может использоваться как третий независимый генератор функций со входами НО, HI и Н2, если мультиплексоры 1 и 2 запрограммированы иначе. Входной снтал HI мохсет добавляться как дополнительный аргумет[т и при подаче на преобразова! ель н выходов преобразователей G и f.

При подаче выходных снгналов преобразователей G и f на вход преобразователя Н он воспроизводит функции больтпего, чем 4 числа аргументов (от 5 до 9, причем д.Н1 5 аргуметпов воспроизводятся любые функции, а для 6...9 лии[ь некоторые).

В зависиьюсти от программирования мультиплексоров 3 i[ i, триггеры принимают данные от логических преобразователей hjh[ внешнею входа D1N. Сигналы К тактирования триггеров поступают от общею входа через мультиплексоры 7 и 8. программирование которых позволяет пндпвттдуатьтю изменять HojHipnocib фронта, тактирующего триггеры. Ситтгат разрешения тактирования ЕС также поступает oi общею входа, по, благодаря му.тьти-плексорам 9 и 10, можно либо испо.1Ьзовать cnniajT разрешения, либо постоянно разреи[нть тактирование. Триггеры имеют аси[1хронныс входы установки и сброса (SD - Set Direct н RD - Reset Direct), один из которых через программируемый селектор S/R может быть подключен к выходу коммутатора SR, который, в свою очередь, ьюжет программироваться для подключения к любому из внешних выводов ЛБ С1...С4 Это же возмох<1Ю и для других выходов коммутаторов верхней строки рис. 8.7.

В специальных режимах блоки G и f футгкцнотптруюг как обычные ОЗУ, способные хранить 32 бита данных. Возможна реализация двухпортовых ОЗУ. буферов FIFO и т. д. Память распределена по всему кристаллу

Блоки ввода/вывода FPGA

Характерные черты блока ввода/вывода рассмотрим на примере семейств ХС4000, ХС4000Е (рис. 8.8). Блок имеет дти канала - для ввода стггнатов и для вывода. В каждом канате сигналы могут передаваться прямым путем

или фиксироваться в триггерах в зависимости от программирования мультиплексоров 7 и 4. При переводе буфера I в третье состояние выходной контакт не должен оставаться разомкнутым, т. к. на плавающем высоко-омном входе элементов типа КМОП может накапливаться любой заряд, что может имитировать ввод в схему непредусмотренных сигналов.

D Q ЕС

D Q -U-

Q D ЕС

Рис. 8.8. Схема блока ваода/вывода FPGA семейства ХС4000Е

Благодаря резисторам R потенциал разомкнутой контактной площадки КП либо подтягивается к высокому уровню, либо привязывается к нулевой точке. Выбор между этими вариантами профаммируется элементами памяти конфигурации, имеющимися в схеме U/D (Up/Down). Вьтходной буфер I имеет регулировку крутизны фронта (линия SLR, Slew Rale). Скорости нарастания выходного сигнала можно придать одно из двух значений (быстрая и медленная), для чего имеется профаммируемый элемент памяти в схеме SLR. Пологие фронты снижают уровень помех, возникающих при работе схемы, и желательны везде, где это приемлемо по соображениям быстродействия. При включении питания во всех буферах устанавливается режим пологих фронтов.

Если внешний вывод работает в режиме входа (буфер I в третьем состоянии, буфер 2 активен), то внешний сигнал может подаваться в микросхему либо напрямую, либо через триггер, либо в обоих вариантах одновременно. В последнем случае блок ввода/вывода может демультиплексировать внешние сигналы (например, для шин адресов/данных сохранять адрес в триггере и передавать данные по прямому входу). Синхросигналы триггеров раа11ичны для входного (CLK1) и выходного (CLKO) триггера. Их полярности, как и полярность выходного сигнала О (Output), могут профаммироваться соответствующими мультиплексорами.

Сигнал на входе триггера 2 можно специально задерживать на несколько наносекунд профаммированием мультиплексора 8. Это сделано для такого полбора временного положения сигнала относительно тактирующего импульса, при котором обеспечивается совместимость с шиной PCI.

Системы межсоединений FPGA

Системы межсоединений (системы коммутации), как и логические блоки, реализуются в широком диапазоне архитектурных и технологических решений. Линии связей в FPGA обычно сегментированы, т. е. составлены из проводящих сегментов (участков, не содержащих ключей) различной длины, соединяемых друг с другом профаммируемым элементом связи (ключом). Малое количество сегментов ведет к недостаточно эффективному использованию логических блоков, слишком большое - к появлению большо1о числа профаммируемых ключей в линиях связи, что увеличивает затраты площади кристалла и вносит дополнительные задержки сигналов.

Короткие сегменты затрудняют реализацию дпинных связей, длинные - коротких. Поэтому целесообразна иерархическая система связей с несколькими типами межсоединений для передач на разные расстояшгя. Целью построения системы связей является обеспечение максимальной коммутируемости блоков при минимальном количестве ключей и задержек сигналов, а также предсказуемость последних, облегчающая проектирование.

Наличие ключей и схем для их программирования усложняют межсоединения FPGA сравнительно с межсоединениями БМК.

Критерий трассщювочной способности системы .межсоединений отображает возможность создания в FPGA множестна схем типового применения (только с помощью профаммируемых ключей, т. к. сегментная часть соедщюпий стандартная). Быстродействие FPGA существенно зависит от задержек сигналов в связях. Ключ в ЛИ1ШИ связи имеет схему замещения в виде RC-звена. В последовательной цепочке RC-звеньев задержка зависши от чист звеньев квадратично, поэтому цепи с большим числом ключей в них особенно нежелательны. Может оказаться целесообразным разбиение длинной линии на несколько коротких с помощью промежуточных буферных каскадов.

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 [ 134 ] 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176

ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку.



Звоните! Ежедневно!
 (926)274-88-54 
Продажа и изготовление мебели.

Копирование контента сайта запрещено.
Авторские права защищаются адвокатской коллегией г. Москвы.