Читальный зал -->  Особенности интегральных микросхем 

1 2 3 4 5 6 7 8 9 10 11 [ 12 ] 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44

прямого доступа к памяти по четырем каналам. Управляющее слово программы задает режим работы ИМС, приоритетность каналов, начальный адрес н длину передаваемого массива данных. Микросхема принимает и определяет приоритет сигнала запроса от ПУ; приостанавливает выполнение программы в микропроцессоре и отключает его от ШД, освобождая последнюю для обмена данными между ПУ и памятью; формирует адреса записываемых в память или считываемых из памяти слов; подсчитывает количество выполненных циклов записи - считывания; вырабатывает сигнал завершения обмена после достижения запрограммированного числа циклов, по которому происходит восстановление выполнения прерванной программы. Счетчики количества циклов каналов имеют 14, а регистры начальных адресов - 16 разрядов.

Таблица 1.22

Номер вывода

Назиачение вывода ИМС 580ИК55

1-6, 46, 47 Шнны канала 3 ШЪ (вход/выход)

9-16 2 Ш/С2 (вход/выход)

20-27 1 ШК\ (вход/выход)

29 Установка ИМС в исходное состояние (вход)

31 Разрешение приема информации с ШДЗ (вход)

32-39 Шина данных ШД (вход/выход)

41 Разрешение выдачи информации в ШДА (вход)

42 Выбор ИМС (вход)

44, 45 Адрес канала АО, А1 (вход)

Микросхема ИК59 предназначена для управления многоуровневым прерыванием с обслуживанием восьми запросов. Количество обслуживаемых запросов на прерывание работы микропроцессора можно увеличить до 64 путем каскадирования. Приоритет отдельных запросов устанавливается путем записи соответствующего кода в регистр маски ИМС. Поступающие в ИМС запросы фиксируются в регистре запросов, ИМС определяет на основании приоритетов очередность нх обслуживания и выдает иа управляющую шину в микропроцессор общий сигнал на прерывание. Применение ИК59 для обслуживания запросов от периферийных устройств значительно увеличивает быстродействие микро -ЭВМ.

Микросхема ИК80 представляет собой 8-разрядный функционально законченный процессорный элемент без возможности аппаратного иара-щивання разрядности обрабатываемых данных и состоит (рис. 1.15, в) из устройства управления УУ, арифметико-логического устройства АЛУ и блока регистров БР. Все эти устройства связаны между собой внутренней шнной ВШ, которая через буфф данных БД подключается к двунаправленной внешней шине данных ШД. Устройство управления включает в себя регистр РК и дешифратор ДК команд и схемы синхронизации и управления ИМС. Ввод н вывод управляющих сигналов осуществляется по шине управления ШУ. Побайтная обработка информации реализуется в АЛУ, которое состоит из сумматора и комбинационных схем, объединенных в арифметико-логический блок АЛБ, и четырех регистров Р1, Р2, РА и РП, служащих соответственно для приема операндов, запоминания результата и его признаков. Каждый триггер 5-разрядного РП предназначен для запоминания соответствующего ему признака или сигнала, а именно: нулевой результат Z, отрицательный результат S (бит знака), перенос или заем Q, полуперенос (из младшей тетрады в старшую) д и четность результата Р.

Номер вывода

Наименование и назиачение выводов ИМС ИК80

1 выход Подтверждение захвата ПЗ. Единица на выходе ПЗ

указывает, что выводы МП, которые подключаются к ШД и ША микропроцессорной системы, находятся в высокоомном состоянии и внешние устройства могут управлять ШД и ША системы

2 к 40 - входы Тактовое питание Ф1 и Ф2. Сигналы Ф1 и Ф2 явля-

ются неперекрывающимися сериями импульсов с амплитудой 12 В и частотой не более 2 МГц (2,5 МГЦ для ИК80А)

3 вход Готовность ГТ. Нуль на входе ГТ означает, что уст-

ройство, с которым МП обменивается информацией, не готово к передаче данных. Если после выдачи МП адреса действует сигнал ГТ = О, то МП переходит в состояние ожидания и остается в нем до прихода сигнала ГТ = \. Сигнал ГТ можно использовать для организации режима работы МП с остановом после выполнения одного машинного цикла, одной команды или выдачи на ША заданного адреса команды или операнда, а также для согласования работы МП с памятью или УВВ любого быстродействия Ожидание ОЖ. Сигнал ОЖ = 1 означает, что МП находится в состоянии ожидания или останова Питание 12 В, -5 В и 5 В

Шина адреса ША. Выходы МП, которые подключаются к ША микропроцессорной системы Общин вывод

Шина данных ШД. Двунаправленные выводы МП, которые подключаются к ШД микропроцессорной системы

Сброс СБ. Прн СБ = 1 выполнение операций в МП прерывается; .счетчик команд, регистр команд, внутренние триггеры разрешения прерывания и подтверждения захвата сбрасываются в нулевые состояния, а МП выводится из состояния останова или захвата. Во время действия сигнала СБ = 1 ША и ШД МП переходят в высокоомиое состояние, а все выходные сигналы управления МП - в неактивное состояние. Сигнал СБ = 1 должен длиться не менее трех периодов Ф1 и Ф2. По началу сигнала СБ = О МП начинает работать с такта Т1 цикла Ml. .

38 - вход Захват ЗХ. Сигнал ЗХ = 1 переводит МП в состоя-

ние захвата, при котором ША н ШД находятся в высокоомном состоянии, что позволяет, например ИМС ИК57, использовать ША н ШД для прямого доступа к памяти минуя МП

39 - вход Запрос прерывания ЗП. Сигнал ЗП анализируется

в Конце выполнения очередной команды или в состоянии останова. Если МП находится в состоянии захвата или триггер разрешения прерывания установлен в О, то сигнал ЗП не анализируется

4 - выход

6, 24 н 48 7-9 и 11-23 - выходы 25

26-28 и 31-35 - входы - выходы

37 - вход

Продолжение табл. 1.23 [					Таблица 1.24
Номер вывода	Наименование и назначение выводов ИМС ИК80	Обозначение		Содержание	Время выполнения команды. Вектор изменения признаков (Z, S, Q, q, р). Пояснения

42 - выход Разрешение прерывания РП. Сигнал РП индици-

рует состояние триггера разрешения прерывания и при РП = 1 указывает на то, что прерывание разрешено

43 - выход Прием ПМ. Сигнал ПМ = 1 указывает, что ШД на-

ходится в режиме приема, ПМ можно использовать как строб разрешения приема информации с ШД в Ш1

44 - выход Выдача ВД. Сигнал ВД = О указывает, что АШ вы-

дал информацию в ШД. ВД используется для управления записью информации во внешние устройства

45 - выход Синхронизация С. Сигнал С = 1 выдается в первом

такте каждого цикла выполнения команды. При С = 1 иа ШД выдается информация о состоянии МП

Блок БР содержит шесть 8-разрядных регистров общего назначения РВ, PC, РД, РЕ, РН, PL, два 8-разрядных регистра младших разрядов команды РВ2 и РВЗ, предназначенных для хранения 2-го и 3-го байтов команд соответствующей длины; два 16-разрядных регистра адреса Ра и указателя стека РУ, предназначенных соответственно для хранения и выдачи через буфер адреса Б А на шину адреса ША адреса команды нли операнда для обращения по нему к памяти нли устройству ввода - вывода информации и хранения адреса ячейки стека, к которой было последнее обращение, н 16-разрядного счетчика команд СК, предназначенного для формирования адреса следующей команды.

Наименование и назначение выводов ИК80 приведено в табл. 1.23. В ИК80 используются команды длиной в один, два илн три байта. Первый байт команды указывает ее длину, код операции, вид адресации и номера регистров, если они участвуют в выполнении операции. При этом три младших разряда первого байта команды указывают номер регистра-источника, а следующие три разряда - номер регистра-приемника информации. Регистры РВ, PC, РД, РЕ, РН, PL кодируются двоичными цифрами от ООО до 101 соответственно. Код ПО является косвенным адресом ячейки ЗУ, фактический 16-разрядный адрес которой указан в двух 8-разрядных регистрах РН и PL, а код 111 является номером РА (аккумулятора). Если же два нли один нз указанных регистров не участвуют в выполнении данной команды, то соответствующие нх разряды совместно с двумя старшими разрядами первого байта команды используются для представления кода операции. Второй и третий байты команд соответствующей длины использукэтся для непосредственной адресации ячеек ЗУ или устройства ввода - вывода. Список команд ИК80 приведен в табл. 1.24, где первый байт команды и ее длина заданы с помощью пяти символов. Первые три символа являются цифрами, замена которых двоичными эквивалентами длиной в два (для первой) и три бита (для второй н третьей) дает восемь бит первого байта команды.

Код команды длиной в два и три байта дополнен символами соответствующих байт Sj и Вз, например, команда АС1 является двухбайтовой, так как код команды состоит из трех цифр (3, 1 и 6) и символа второго байта Bj. При этом первый байт команды будет иметь вид 11001110.

Принцип кодирования команд поясняет табл. 1.25, в которой приведены все 256 возможных кодовых комбинаций нз восьми символов {DjDiDDiDgDjDiDo) н соответствующие им команды. Из табл, 1.25 видно,

АС1 ADI SBI

ADC ADD SBB SUB

DAD В DAD D DAD H DAD SP

316 Ba 306 Ba 336 Ba 326 Ba

21 X 20 X 23 X

22 X

Oil 031 051 071

Арифметические операции A + B + Q-PA 7. (+++++). A -}- B -* PA жимому P

A - Bi - Q-* PA

A - B. PA

... К содержимому PA прибавляется (вычитается) с учетом или

A + R + Q- A + R ->РА A-R-Q. A - R-PA

PA PA

(Десятичная коррекция А) РА

ВС + HL -PHL DE+HL-* PHL HL+HL- PHL Y+HL- PHL

без учета переноса (заема), образовавшегося при выполнении предыдущей команды, второй байт команды, а результат записывается в РА. Признаки (Z, S, Q, q, р) устанавливаются в соответствии с результатом операции

4 (7). (+++++) К содержимому РА прибавляется (вычитается) с учетом или без учета переноса (заема) содержимое R регистра, номер X которого указан на третьей позиции кода команды (прн X = Ь R - содержимое ячейки памяти, адрес которой указан в регистрах РН и PL, а время выполнения команды увеличивается до 7 тактов)

4. (-f-j-}-}-f-). Команда DAA позволяет организовать обработку двоично-десятичных чясел за счет коррекции суммы двоично-десятичных чисел, полученной на двоичном сумматоре, путем добавления кода 6 к старшей и младшей тетрадам в зависимости от их величин и наличия сигналов Q и q

10. (---i---). Два 8-разрядных числа Н н L, рассматриваемые как одно 16-разрядное число HL, находящееся в регистрах РН и PL (PHL), складываются с аналогично образованным 16-разрядным числом ВС (DE, или HL, нли У), расположенным в регистрах РВС (PDE, или PHL, илн

Обозна-		Содержание	Время выполнения команды.
чение			Вектор изменения признаков (Z, S, Q, Q, р). Пояснения

dcr inr

DCX В DCX D DCX Н DCX SP INX В INX D 1NX Н INX SP

ral rar

rlc 74

0X5 0X4

013 033 053 073 003 023 043 063

027 037

r-1 r+\

RR RR

ВС-1 -> РВС DE-1-* PDE HL-X-* PHL Y-\PY BC+ 1 РВС DE + \-* PDE HLJr 1- PHL Y Jl-PY

2A + Q \a + 128Q

Левый циклический сдвиг на PA

РУ), а результат заносится в регистр PHL. В соответствии с результатом операции устанавливается только прлзиак Q, остальные признаки остаются без нз-мененнн

5 (10). (+4--++). Содержимое регистра, номер X которого указан на второй позиции кода команды, уменьшить (увеличить) на 1 (прн X = 6 R является содержимым ячейки памяти, адрес которой указан в регистрах РН и PL, а время выполнения команды увеличивается до 10 тактов). В соответствии с результатом операции устанавливаются все признаки кроме переноса,

5. (-----). Два 8-разрядных числа В и С (D и £, нлн Н н L, или К), рассматриваемые как одно 16-разрядное число ВС (DE. HL нлн Y), находящееся в регистре РВС (PDE, нлн PHL, нли PY), уменьшаются (увеличиваются) на 1, а результат заносится в регистр РВС (РОЕ, плн PHL, нли PY), образованный парой регистров РВ н PC (PD и РЕ, нлн РН н PL, или PY)

4. (-

-). Триггер пе-

РА реноса н РА объединяются

в 9-разрядный кольцевой регистр, на котором производится циклический сдвиг на одни разряд влево (вправо). В триггер переноса прн сдвиге вдвигается старший (младший) разряд А

4. (---)---). На основе

РА образуется 8-разрядный

Обозначение

Содержание

Бремя выполнения команды. Вектор изменения признаков (Z. S, Q, q, р). Пояснения

ANA ORA XRA

24 X 26 X

25 X

АШ ORI XR\

СМА CMC CMP

346 Ва 366 Ва 356 Ва

Правый циклический сдвиг на РА

кольцевой регистр, на котором производится циклический сдвиг иа одни разряд влево (вправо). В триггер переноса н младший (старший) разряд РА вдвигается старший (младший) разряд А

Логические операции

А А R-*PA АУ R->-PA А V R-PA

А А В,. Л V Ва-Л V Ва-

Q-*TQ

РА РА РА

27 X А- R

4 (7). (++00+). Над кодами Л н /?, где R - содержимое регистра, номер X которого указан на третьей позиции команды, выполняется поразрядная операция И (Л), ИЛИ (V) или сумма по модулю 2 (V) (прн X = 6 R - содержимое ячейки памяти, адрес которой указан в регистрах РН и PL, а время выполнения команды увеличивается до 7 тактов). Признаки Q н д устанавливаются в О, а остальные - в соответствии с результатом операции

7. (++00+). Данные команды отличаются от команд ANA, ORA н XRA тем, что в качестве второго операнда берется второй байт Ва команды

4. (-

-). Поразряд-

ная инверсия всех разрядов РА

4. (-

-). Инверти-

ровать содержимое триггера переноса (заема)

4 (7). (+++++). Сравин-вается (путем вычитания) А с содчжнмым регистра, номер X которого указан на третьей позиции кода команды (прн X = 6 /? - содержимое ячейки памяти, адрес которой указан в ре- гистрах РН н PL, а время выполнения команды уве-

1 2 3 4 5 6 7 8 9 10 11 [ 12 ] 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44

ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку.



Звоните! Ежедневно!
 (926)274-88-54 
Продажа и изготовление мебели.

Копирование контента сайта запрещено.
Авторские права защищаются адвокатской коллегией г. Москвы.