Звоните! 
 (926)274-88-54 
 Бесплатная доставка. 
 Бесплатная сборка. 
Ассортимент тканей

График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
Читальный зал -->  Программные средства foundation 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 [ 271 ] 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359

табл. 8.6 с добавлением инверсного выхода QN. При проектировании на основе специализированной ИС или ИС типа FPGA тип компонента, являющегося триггером, следует выбрать из библиотеки стандартных элементов производителя.

CLK -LDNOCLR Di

NOClRORLD CNrENP

i.DATi

CNTENi----

~X DIN. , CDATi ri--

DIN.

D 0 >CK 0

Qi

Q Ll

cnten Li

r>

cnten:-i

Рис. 8.45. Одноразрядная ячейка для синхронного счетчика с последовательным переносом типа 74x163

Табл. 8.16. VHDL-программа для ячейки, показанной на рис. 8.45

library IEEE;

use IEEE.std logic 1164.all;

entity syncsercell is

port( CLK, LDNOCLR, SOCLRORLD, CNTENP, D, CSTEN: in STD LQGIC; CNTEKO, Q: out STD.LOGIC ); end syncsercell;

architecture syncsercell arch of syncsercell is conponent Vdffqqn

portC CLK, D: in STD LOGIC;

Q, QN: out STD.LOGIC ); end component;

signal LDAT, СОЛТ, DIN, Q L: STD.LOGIC; begin

LDAT <= LDNOCLR and D;

CDAT <= NOCLRORLD and ((CNTENP and CNTEN) xor not Q L); DIN <= LDAT or CDAT; CNTENO <= (not Q L) and CNTEN; Ul: Vdffqqn port map (CLK, DIN, Q, Q L); end syncsercell arch;

В табл. 8.17 показано, как на основе рассмотренной одноразрядной ячейки строится 8-разрядный синхронный счетчик с последовательным переносом. Первыми двумя операторами присваивания в теле архитектуры синтезируются общие для всех разрядов сигналы LDNOCLR и NOCLRORLD. Следующие два оператора отражают фаничные условия для последовательной цепочки разрешения счета. Наконец, оператор generate (см. раздел 5.11.3) реализует восемь 1-разрядных ячеек счетчика и связывает между собой звенья цепочки разрешения счета.



ВОПРОС стиля

Программа, приведенная в табл. 8.16, написана в стиле, представляющем собой комбинацию потокового и структурного стилей в языке VHDL. Ее можно было бы написать полностью структурно, воспользовавшись, например, определениями компонентов вентилей производителя данной специализированной ИС, гарантируя тем самым, что результат синтеза будет точно соответствовать схеме на рис. 8.45. Однако большинство средств синтеза сами способны выбрать лучшую реализацию вентилей по простым сигнальным операторам присваивания, указанным в программе.

Табл. 8.17. VHDL-программа для 8-разрядного синхронного счетчика с последовательным переносом типа 74x163

ixbraxy IEEE;

use IEEE.std.logic lL64,all;

satity V?4xi63s i3

port( CLK, CLR L, LD L, E.KP. EKT: xn STD LOGIC,

Э m STD.LOGIC.VECTOR (7 dovnto 0);

Q- out STD LOS:C VECrOft (7 downto 0);

RCO: out STD.LOGIC ); end ¥74xl63s;

architecture V74xl63s arch of V74xt63s is coiaponent syncssrceii

port( CLK, LDNOCLR, NOCLRORLD, CNTENP, D, CSTEK; in STD.LOGIC; C.MTEKQ, 3: out STD.LOGIC ), end component;

signal LDNOCLR, NOCLRORLD. STD.LOGIC: - сошпоа signals

sjgaal SC.MTES: STD.LOGIC.VECTOR (8 downto 0); -- serial coant-eoable inputs begin

LDJIOCLR <= (not L0 L) and CL8.L: - create созжоп load and clear controls NOCLRORLD <= LD.L and CLR L;

SCNTES(C) <= ENT; - serial count-enable into the first stage

RCC <= SCNTEN(8), - RCO is equivalent to final count-eaable output

gi; for 1 in 0 to 7 generate - generate the eight syncsercell stages

Ul: syncsercell port map ( CLK, LD.VOCLR, NOCLRORLD, ENP, Dd) , SCNTEN(i),

SCST£N(i+l), QCi));

end generate; end V74xl63s arch;

Очевидно, что легко построить счетчик ббльших или меньших размеров простым изменением нескольких определений в этой программе. Удобно воспользоваться также оператором generic языка VHDL, чтобы задавать число разрядов в счетчике путем изменения всего лишь одной строки в тексте профаммы (см. задачу 8.53).



8.5. Регистры сдвига

8.5.1. Струстура регистра сдвига

Регистр сдвига {shift register) - это -разрядный регистр, содержимое которого можно сдвигать на один разряд на каждом такте. На рис. 8.46 показана структура регистра сдвига с последовательным вводом {serial input) и последовательным выводом {serial output). Последовательный входной сигнал SERIN - это новый бит, который вдвигается с одного конца на данном такте. Этот бит появляется на последовательном выходе SEROUT спустя п тактов и теряется на следующем такте. Таким образом, и-разрядный регистр с последовательным вводом и последовательным выводом можно использовать для задержки сигнала на п тактов.

У регистра сдвига с последовательным вводом и параллельным выводом {serial-in, parallel-out shift register), приведенного на рис. 8.47, имеются выходы для всех хранимых в нем битов, благодаря чему они доступны для других схем. Таким регистром можно воспользоваться для выполнения преобразования последовательного кода в параллельный {serial-to-parallel conversion), как это будет объяснено в данном параграфе позднее.

SERIN CLOCK

О Q t>CK

SERiN CLOCK

>СК

t>CK

D Q b>CK

2Q

О Q

. ЗЕйОиТ

D Q bCK

NQ

Рис. 8.46. Структура регистра сдвига с последовательным вводом и последовательным выводом

Рис. 8.47. Структура регистра сдвига с последовательным вводом и параллельным выводом

Можно поступить и наоборот, построив регистр сдвига с параллельным вводам и последоватепьным выводом {parallel-in, serial-out shift register). На рис. 8.48 представлена общая структура такого устройства. В зависимости от значения сигнала на управляющем входе LOAD/SHIFT (этот сигнал можно бьшо бы назвать также LOAD или SH1FT L) на каждом такте происходит либо зафузка новых данных с входов 1D-ND, либо сдвиг уже имеющегося содержимого регистра. В схеме этого устройства на D-входе каждого триггера стоит 2-входовой мультиплексор, позволяющий выбирать тог или иной сигнал. С помощью регистра сдвига с параллельным вводом и последовательным вьгеодом можно осуществить преобразование параллельного кода в последовательный {parallel-to-serial conversion), о чем также пойдет речь позднее.



1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 [ 271 ] 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359



ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку.



Звоните! Ежедневно!
 (926)274-88-54 
Продажа и изготовление мебели.


Копирование контента сайта запрещено.
Авторские права защищаются адвокатской коллегией г. Москвы
.