(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation architecture fpence arch of fpenc is begia process(B) begin if B(10) =4 then M B(10 downto 7);E <= 111 ; elsif B(9) 1 then M <= B( 9 downto 6); E <= HO ; elsif B(8) 1 then M <= B( 8 downto 5); E <= 101 ; elsif B(7) Ч then M <= B( 7 downto 4); Б <= 100 ; elsif B(6) 1 then M <= B( 6 downto 3); E <= Oil ; elsif B(5) - 1 then M < B( 5 downto 2); E <== 010 ; elsif B(4) = 1 then M <= B( 4 downto 1); E <= 001 ; else M <= B( 3 downto 0); E <= ООО ; end if; end process; end fpence arch; С другой стороны, для увеличения функциональных возможностей нашего устройства может появиться желание воспользоваться реальными компараторами и затратить даже большее число вентилей. В частности, наш вариант устройства при нахождении битов мантиссы выполняет усечение, а не округление. Более точный результат достигается при округлении, но это приводит к гораздо более сложному устройству. Во-первых, чтобы прибавить 1 к выбранным битам мантиссы при округлении вверх, необходим сумматор. Однако добавление 1, когда мантисса уже равна ПИ, выталкивает нас в диапазон, представляемый следующим значением показателя экспоненты, так что надо быть готовым к этому случаю. Наконец, никогда нельзя выполнить округление вверх, если до округления мантисса и показатель экспоненты равны 1111 и 111, поскольку в нашем представлении числа с плавающей точкой отсутствует большее значение числа, до которого следует округлять. Профамма, приведенная в табл. 6.25, выполняет желаемое округление. Функция round берет биты из 5 определенных разрядов числа с фиксированной точкой и возвращает в качестве результата четыре старших разряда из них с добавленной к ним 1, если младший разряд равен 1. Таким образом, если считать, что непосредственно слева от младшего разряда находится двоичная точка, то Хотя программа, текст которой приведен в табл. 6.23, полностью синтезируема, некоторые профаммные средства синтеза могут оказаться не настолько толковыми, чтобы распознать, что во вложенных сравнениях на каждом уровне нужно проверять только один бит. Вместо этого такие профаммные средства могут для каждого уровня создать полный 11-разрядный компаратор. Такая логическая схема была бы намного больше и работала бы медленнее, чем то, что можно было бы сделать. Когда мы сталкиваемся с такой проблемой, всегда можно записать архитектуру немного иначе и в более явном виде, чтобы помочь профамме выйти из затруднения, как это сделано в табл. 6.24 Табл. 6.24. Другой вариант VHDL-архитектуры для преобразования чисел с фиксированной точкой в числа с плавающей точкой architecture fpencr arch of fpenc is function round (BSLICE: STD LOGIC VECTOR(4 downto 0)) return STD.LOGIC.VECTOR is variable BSU: UNSIGKEDO downto 0) ; begin if BSLICE(O) = 0 then return BSLICE(4 downto 1); else null; BSU := UNSIGNED(BSLICE(4 downto 1)) + 1; return STD.LOGIC.VECTOR(BSU); end if; end; begin process(B) variable BU: iraSIGffED(10 downto 0); begin BU := UNSIGNED(B); if BO < 16 then M <= B( 3 downto 0); E <= ООО ; elsif BO < 32-1 then M <= round(B( 4 downto 0)); E < 001 elsif BU < 64-2 then M <= round(B( 5 downto D); E <= 010 elsif BU < 128-4 then M <= round(B( 6 downto 2)); E <= Oil elsif BU < 256-8 then M <= round(B( 7 downto 3)); E <= 100 elsif BU < 512-16 then M <= round(B( 8 downto 4)); E <= 101 elsif BU < 1024-32 then M <= ro\uid(B( 9 downto 5)); E <= 110 elsif BU < 2048-64 then M <= rotind(B(10 downto 6)); E <= Ul else И <= 1111 ; E <= Ul end if; end process; end fpencr.arch; Еще раз: результаты синтеза, выполненного по этой поведенческой программе, не обязательно окажутся эффективными. Помимо многочисленных операторов сравнения, мы должны теперь побеспокоиться относительно большого числа 4-разрядных сумматоров, которые могут возникнуть при синтезе как следствие многократных обращений к функции округления round. Вопрос о том, как следует изменить архитектуру, чтобы по ней синтезировался только один сумматор, оставлен читателю в качестве задачи 6.15. округление происходит в том случае, когда отбрасываемая часть мантиссы равна 1/2 или больше. В каждом предложении вложенного оператора if в процессе выполняется сравнение, чтобы при округлении вверх выбранной величины не происходило переполнения , которое переводило бы результат в диапазон чисел, представляемых следующим значением показателя экспоненты. В противном случае преобразование и округление происходят в следующем предложении. Последним предложением гарантируется, что не произойдет округления вверх, когда мы находимся на краю диапазона чисел, представимых в формате с плавающей точкой. Табл. 6.25. Поведенческая VHDL-архитектура для преобразования числа с фиксированной точкой в число с плавающей точкой с округлением >rw<sivin(jui>anviM кимоинационных схем ПОЕДАНИЕ ВЕНТИЛЕЙ Для операции округления не требуется 4-разрядный сумматор, необходима только схема увеличения числа на 1, так как одно из слагаемых - всегда 1. Некоторые VHDL-средства могут выдать в результате синтеза полный сумматор, в то время как другие могут оказаться настолько сообразительными, что синтезируют схему увеличения числа на 1, состоящую из существенно меньшего количества вентилей. В некоторых случаях это может не быть существенным. Самые развитые программные средства проектирования устройств на основе ИС типа FPGA и специализированных ИС содержат программы поглощения вентилей. Эти программы ищут вентили с постоянными сигналами на входах и либо исключают такие вентили целиком, либо уменьшают число входов у таких вентилей. Например, можно исключить вентиль И, на одном из входов которого постоянно присутствует 1, а вентиль И с постоянно присутствующим О на одном из его входов можно заменить постоянным сигналом, равным 0. Программа поглощения вентилей прослеживает влияние постоянных значений входных сигналов настолько далеко в схеме, нисколько это возможно. Следовательно, такая программа может преобразовать 4-разрядный сумматор с постоянной 1 на одном из входов в более экономичную 4-разрядную схему увеличения числа на 1 . 6.3.3. Двойной приоритетный шифратор в этом примере мы воспользуемся языком VHDL для поведенческого описания реализуемого в ПЛУ приоритетного шифратора, который находит сигналы с активным уровнем с самым высоким приоритетом и со вторым по старшинству приоритетом в наборе из восьми входных сигналов запроса с высоким активным уровнем [R0. . . R7 ], среди которых сигнал R0 имеет высший приоритет Сигналы А (2 downto О) и AVALID будем использовать для представления запроса с самым высоким приоритетом, причем сигнал AVALID пусть принимает единичное значение только тогда, когда запрос с высшим приоритетом присутствует. Точно так же сигналы В (2 downto 0) и BVALID пусть представляют запрос со вторым по старшинству приоритетом. В табл. $.26 представлена поведенческая VHDL-программа для приоритетного шифратора. Вместо вложенных операторов if , как предыдущем примере, мы применяем здесь цикл for . Этот подход позволяет нам обработать запросы как наивысшего, так и второго по старшинству приоритетов в пределах одного и того же цикла, проходя весь путь от сигнала с высшим приоритетом до сигнала с наименьшим приоритетом. Помимо пакета std logic l 164, в программе используется пакет ШЕЕ std logic arith, из которого берется функция CONV STD LOGIC VECTOR. Эта функция в явном виде бьша приведена в табл. 4.39. Обратите внимание, что порты AVALID и BVALID объявлены в программе как выходные сигналы видаЬи£f ег, поскольку они читаются в пределах архи- ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |