Звоните! 
 (926)274-88-54 
 Бесплатная доставка. 
 Бесплатная сборка. 
Ассортимент тканей

График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
Читальный зал -->  Программные средства foundation 

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 [ 104 ] 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359

Табл. 4.27. Синтаксис

объявления объекта на **У entity-name is , . , языке VHDL (stgnal-names : mode signal-type;

signal-names : mode signal-type;

signal-names : mode signal-type); end entity-name;

Порты объекта, a также направление передачи и типы сигналов - это все, что видят другие модули, использующие данный модуль. Внутренняя работа объекта задается его определением архитектуры (architecture definition), синтаксис которого в общем случае имеет вид, указанный в табл. 4.28. Имя объекта (entity-name) в этом определении должно быть таким же, какое раньше было присвоено объекту в объявлении объекта. Имя архитектуры (architecture-name) - это выбираемый пользователем идентификатор, обычно так или иначе связанный с именем объекта; при желании имя архитектуры может быть тем же самым, что и имя объекта.

В табл. 4.27 представлен синтаксис объявления объекта. Целью объявления объекта, помимо присвоения объекту имени, является определение сигналов внешнего интерфейса или портов (ports) в части объявления объекта, которая называется объявлением портов (port declaration). Кроме ключевых слов entity, is, port и end, объявление объекта содержит следующие элементы:

entity-name выбираемое пользователем имя объекта;

signal-names список выбираемых пользователем имен сигналов внешнего интерфейса, состоящий из одного имени или из большего числа имен, разделенных запятой;

mode одно из четырех зарезервированных слов, определяющих направ-

ление передачи сигнала:

in сигнал на входе объекта;

out сигнал на выходе объекта; заметьте, что значение такого сигнала нельзя прочитать внутри структуры объекта; он доступен только объектам, использующим данный объект;

buffer сигнал на выходе объекта, такой что его значение можно читать также внутри структуры данного объекта;

incut сигнал, который может быть входным или выходным для данного объекта; обычно этот режим используется применительно к входам/выходам ПЛУ с тремя состояниями;

signal-type встроенный или определенный пользователем тип сигнала; в следующих разделах мы будем много говорить об этом.

Обратите внимание, что после заключительного signal-type нет точки с запятой; изменение порядка следования закрывающей скобки и точки с запятой после нее - типичная синтаксическая ошибка профаммиста, начинающего писать на языке VHDL.



Табл. 4.28. Синтаксис определения архитектуры на языке VHDL

architecture architecture-name of entity-name is

type declarations

signal declarations

constant declarations

function definitions

procedure definitions

component declarations begin

concurrent-statement

concurrent-statement end architecture-name;

Сигналы внешнего интерфейса архитектуры (порты) наследуются от той части объявления соответствующего объекта, где объявляются порты. У архитектуры могут быть также сигналы и другие объявления, являющиеся для нее локальными, подобно тому как это имеет место в других языках высокого уровня. В отдельном пакете , используемом несколькими объектами, можно сделать объявления, общие для этих объектов, о чем будет сказано позднее.

Объявления в табл. 4.28 могут располагаться в произвольном порядке. В свое время мы рассмотрим много различных способов записи объявлений и операторов в определении архитектуры. Начать легче всего с объявления сигнта {signal declaration), которое сообщает ту же самую информацию о сигнале, какую содержит объявление порта, за исключением того, что вид сигнала не задается:

signal signal-names : signal-type;

В архитектуре может быть объявлено любое число сигналов, начиная с нуля, и они приблизительно соответствуют поименованным соединениям в принципиальной схеме. Их можно считывать и записывать внутри определения архитектуры и, подобно другим локальным элементам, на них можно ссылаться только в пределах данного определении архитектуры.

Переменные {variables) в языке VHDL похожи на сигналы, за исключением того, что, как правило, они не имеют никакого физического смысла в схеме. Действительно, обратите внимание, что, согласно табл. 4.28, в определении архитектуры не предусмотрено объявление переменных . Переменные используются в функциях, процедурах и процессах языка VHDL. Каждый из этих элементов программы мы рассмотрим позднее. Вот у них внутри имеются объявления переменных {variable definitions), и эти объявления в точности подобны объявлениям сигналов, за исключением того, что употребляется ключевое слово variable:

variable variable-names : variable-type;

4.7.3. Типы и константы

Каждому сигналу, переменной и константе в профамме на языке VHDL необходимо поставить в соответствие тип {type). Типом определяется множество или диа-



bit vector boolean

character

integer

real

severity level

string

time

Типом integer определяется диапазон значений целых чисел, который, как минимум, простирается от-2147483647 до+2147483647 (от-2 + 1 до +2- -1); в некоторых реализациях языка VHDL этот диапазон может быть и шире. Типом boolean предусматриваются два значения: true и false. Тип character содержит все символы 8-битового набора ISO, из которых первые 128 являются символами стандарта ASCII. Встроенные операторы для типов integer и boolean приведены в табл. 4.30.

Табл. 4.30. Предопределенные операторы для типов integer и boolean в языке VHDL

Операторы для типа integer

Операторы для типа boolean

сложение

вычрггание

умножение

nand

И-НЕ

деление

ИЛИ-НЕ

деление по модулю

ИСКЛЮЧАЮЩЕЕ ИЛИ

остаток от деления по модулю

xnor

ИСКЛЮЧАЮ! ЦЕР ИЛИ-НЕ

абсолютное значение

дополнение(инверсия)

возведение в степень

Чаще всего в типичных программах на языке VHDL используются определяемые пользователем типы (user-defined types), а из них самыми употребительными являются перечислимые типы (enumerated types), которые определяются путем перечисления их значений. Предопределяемые типы boolean и character - это перечислимые типы. Формат объявления типа в случае перечислимого типа указан в первой строке табл. 4.31. Здесь value-list представляет собой список (перечисление) всех возможных значений этого типа, разделяемых запятыми. Значе-

пазон значений, которые может принимать данный элемент, и обычно имеется набор операторов (таких как сложение, логическое И и тд.), связываемых с данным типом.

В языке VHDL есть всего лишь несколько предопределенных типов (predefined types); они перечислены в табл. 4.29. В дальнейшем в этой книге будут использованы только следующие предопределенные типы: integer, character и boolean. Вы можете подумать, что при цифровом проектировании большую роль должны играть имена bit и bitvector , но оказывается, что более полезны определяемые пользователем варианты этих типов, как это вскоре будет объяснено.

Табл. 4.29. Предопределенные типы языка VHDL



1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 101 102 103 [ 104 ] 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 352 353 354 355 356 357 358 359



ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку.



Звоните! Ежедневно!
 (926)274-88-54 
Продажа и изготовление мебели.


Копирование контента сайта запрещено.
Авторские права защищаются адвокатской коллегией г. Москвы
.