(926)274-88-54
Бесплатная доставка.
Бесплатная сборка.
График работы:
Ежедневно. С 8-00 до 20-00.
Почта: soft_hous@mail.ru
|
|
Звоните! (926)274-88-54 Бесплатная доставка. Бесплатная сборка. |
Ассортимент тканей График работы: Ежедневно. С 8-00 до 20-00. Почта: soft_hous@mail.ru |
  
|
Читальный зал --> Программные средства foundation этапы внешнего плана иерархия/ блок-схема этапы внутреннего с плана Ч ....(очднь.... болезненно) написание программы компиляция моделирова ние/ зерификация (болезненно, но бывает) синтез компоновка/ размещение +разводка проверка временных соотношение Рис. 4.50. Этапы в ходе выполнения проекта на основе языка VHDL или любого другого языка описания схем Действия так называемого внешнего тана (front-end) начинаются с осознания основного подхода и функций отдельных блоков на уровне блок-схемы. Большие логические проекты типа программного обеспечения обычно являются иерархическими, и язык VHDL служит хорошей основой как для определения модулей и их интерфейсов, так и для детализации в дальнейшем. ЯЗЫКИ VERILOG И VHDL Примерно в то же время, когда разрабатывался язык VHDL, на сцене появился другой язык описания схем. Язык Veriiog HDL, или просто Veriiog, был предложен в 1984 году фирмой Gateway Design Automation в качестве собственного языка описания схем и средства моделирования. Когда в 1988 году появились программные средства синтеза на основе языка Veriiog, выпущенные только-только оперившейся фирмой Synopsys, а фирма Gateway была в 1989 году приобретена фирмой Cadence Design Systems, такое сочетание стало решающим фактором, приведшим к повсеместному распространению этого языка. Сегодня оба языка - VHDL и Veriiog - широко применяются и делят рынок логического синтеза примерно поровну. Синтаксис языка Veriiog берет свое начало в языке С и, в некотором отношении, ему легче научиться и им легче пользоваться, тогда как язык VHDL больше похож на язык Ada (язык программирования, поддерживаемый Министерством обороны США) и в большей степени пригоден для больших проектов. Рассматривая вопрос о том, с изучения какого из этих языков следует начинать, и сравнивая с этой точки зрения их относительные достоинства и недостатки, лучше всего, по-видимому, положиться на заключение Дэвида Пеллерина (David Pellerin) и Дугласа Тейлора (Douglas Taylor), сделанное ими в их книге С VHDL теперь все просто! {VHDL Made Easy. Prentice Hall, 1997): Оба языка легко выучить и обоими языками трудно овладеть. После того как вы изучили один из этих языков, у вас не будет затруднений при переходе к другому. ЧТО ЗНАЧИТ VERILOG? Слово Verilog не является акронимом, но мне кажется, что оно вполне могао бы быть сокращением от VERIfy LOGic ( проверяй логику ). Следующий щаг состоит в фактическом описании на языке VHDL модулей, их интерфейсов и деталей их внутреннего устройства. В этой части проекта вы можете, в принципе, воспользоваться любым текстовым редактором, поскольку на языке VHDL пищется текст Однако в больщинстве случаев среда, в которой осуществляется проектирование, включает специализированный текстовый редактор VHDL (VHDL text editor), который облегчает работу. Такие редакторы обычно содержат автоматическое высвечивание ключевых слов языка VHDL, автоматический отступ от начала строки, встроенные шаблоны часто используемых программных структур, встроенную проверку синтаксиса и упрощенный доступ к компилятору. Написав некоторую программу, вы, безусловно, захотите ее оттранслировать. Компилятор языка VHDL (VHDL compiler) проанализирует ваш текст на отсутствие в нем синтаксических ошибок и проверит совместимость вашей программы с другими модулями, на которые имеются ссылки. Компилятор подготавливает также внутреннюю информацию, которая понадобится моделирующей программе на следующем этапе вашего проекта. При программировании часто бывает так, что вам хочется приступить к компиляции еще до того, как программа будет написана до конца. Компилирование по частям, поможет предотвратить размножение синтаксических ошибок, появление несовместимых имен и так далее, и, наверняка, позволит вам испытать столь необходимое чувство движения вперед на стадии, когда конца проекта еще не видно! Самым впечатляющим этапом, по-видимому, является моделирование. Моделирующая программа VHDL {VHDL simulator) позволяет задавать входные сигналы и подавать их на входы разрабатываемой конструкции, а также наблюдать выходные сигналы, не собирая схему физически. При выполнении небольших проектов типа домашнего задания по курсу цифровой электроники входные сигналы можно задать вручную и визуально наблюдать выходные сигналы. Но в случае больших проектов язык VHDL дает возможность осуществлять тестирование, создавая программные средства тестирования ( испытательные стенды , test benches ), в которых входные сигналы подаются автоматически, а выходные сигналы сравниваются с ожидаемыми. На самом деле, моделирование является одной из ступеней более крупного этапа верификации (verification). Наблюдение того, как на выходах моделируемой схемы возникают сигналы, действительно доставляет большое удовлетворение, но цель моделирования шире: она состоит в том, чтобы проверить схему и убедиться, что она работает так, как хочется. В типичном большом проекте существенные усилия затрачиваются как на стадии написания программы, так и после этого, когда бьшает необходимо задать достаточно широкий диапазон ус- ловий тестирования схемы для проверки правильности реализуемых ею логических действий. Обнаружение ошибок в проекте на этой стадии очень ценно; если ошибки обнаружатся позднее, то чаще всего все так называемые этапы внутреннего плана (back-end) придется повторить. Заметьте, что существует, по крайней мере, два аспекта верификации. При функциональной верификации (functional verification) логика работы схемы изучается независимо от временных соображений; задержки в вентилях и другие временные параметры считаются равными нулю. При проверке временных соотношений (timing verification) работа схемы исследуется с учетом предполагаемых задержек; мы проверяем при этом, в частности, удовлетворяются ли требования по времени установления сигналов и их удержания в случае последовательностных устройств типа триггеров. Принято осуществлять функциональную верификацию до перехода к выполнению этапов внутреннего плана. Что касается проведения проверки временных соотношений, то на этой стадии наши возможности ограничены, так как требуемые временные соотношения в очень сильной степени зависят от результатов синтеза и подгонки. Можно выполнить предварительную проверку временных соотношений, чтобы приобрести ббльшую уверенность в правильности самого подхода к проекту в целом, но проведение детальной проверки временных соотношений необходимо отложить до самого конца. После верификации мы готовы перейти к стадии внутреннего плана . Характер действий на этом этапе и используемые средства довольно сильно зависят от технологии, по которой выполнен кристалл, выбранный для данного проекта, но существуют три основных этапа. Первый из них - это синтез (synthesis), то есть преобразование описания на языке VHDL в набор примитивов или компонентов, которые можно будет образовать в выбранном кристалле. Например, в случае ПЛУ или ИС типа CPLD программа синтеза может выдать равенства, ориентированные на реализацию двухуровневыми схемами выражений вида сумма произведений . В случае специализированных ИС результатом действия программы синтеза могут быть список вентилей и список соединений (netlist), которым определяются необходимые соединения вентилей между собой. Разработчик может помочь программе синтеза, задав ограничения (constraints), характерные для выбранной технологии, такие как максимальное число логических уровней или нагрузочная способность логических буферов. На этапе компоновки (fitting) программа компоновки (fitter) отображает синтезированные примитивы и компоненты на имеющиеся в микросхеме ресурсы. В случае ПЛУ и ИС типа CPLD это может означать приписывание равенств тем или иным элементам И-ИЛИ. В случае специализированных ИС на этом этапе происходит раскладка отдельных вентилей в нужной конфигурации и нахождение путей для их соединения с учетом физических ограничений в кристалле данной ИС; эту процедуру называют размещением и разводкой (place and route). На этой стадии разработчик, как правило, имеет возможность ввести дополнительные ограничения, такие как размещение модулей в кристалле или назначение выводов для внешних входов и выходов. Последний этап заключается в проверке временных соотношений в схеме с учетом ее размещения в кристалле. Только на этой стадии можно с разумной ООО «Мягкий Дом» - это Отечественный производитель мебели. Наша профильная продукция - это диваны еврокнижка. Каждый диван можем изготовить в соответствии с Вашими пожеланияи (размер, ткань и материал). Осуществляем бесплатную доставку и сборку. Звоните! Ежедневно! (926)274-88-54 Продажа и изготовление мебели. Копирование контента сайта запрещено. Авторские права защищаются адвокатской коллегией г. Москвы. |